基于DSP和FPGA的信號(hào)處理模塊及其IP核設(shè)計(jì)技術(shù)研究.pdf

1、隨著數(shù)字信號(hào)處理應(yīng)用領(lǐng)域的持續(xù)拓展和數(shù)字信號(hào)處理技術(shù)的深入發(fā)展，數(shù)字信號(hào)處理平臺(tái)的性能要求不斷提高，由DSP組成的單一系統(tǒng)往往不能滿足實(shí)時(shí)性要求很高的高性能計(jì)算需求。采用DSP和FPGA協(xié)同處理構(gòu)架能發(fā)揮兩者各自的優(yōu)勢(shì)，有效提升系統(tǒng)運(yùn)算性能，降低系統(tǒng)整體功耗，具有重要的工程應(yīng)用價(jià)值。
　　本文探討了DSP和FPGA協(xié)同處理構(gòu)架以及FPGA中若干通信和運(yùn)算IP核的設(shè)計(jì)技術(shù)，并完成了基于多核DSP和大容量FPGA的信號(hào)處理模塊硬件設(shè)計(jì)

2、。在基于全交換互連結(jié)構(gòu)IP核的FPGA工程構(gòu)架中，研究了采用AXI4-Stream協(xié)議的自定義IP核通用標(biāo)準(zhǔn)總線接口，設(shè)計(jì)并完成了多個(gè)通信接口IP核和高性能運(yùn)算IP核，包括SRIO接口IP核與協(xié)方差運(yùn)算IP核。SRIO接口IP核采用多級(jí)數(shù)據(jù)緩存結(jié)構(gòu)，支持多種I/O事務(wù)包解析、數(shù)據(jù)分類、數(shù)據(jù)反壓;協(xié)方差運(yùn)算IP核采用大規(guī)模并行結(jié)構(gòu)，實(shí)現(xiàn)了協(xié)方差矩陣的快速計(jì)算，并可參數(shù)配置IP核，提高了IP核的復(fù)用性。
　　經(jīng)實(shí)驗(yàn)驗(yàn)證，DSP和FPG