低漏功耗RM邏輯標(biāo)準(zhǔn)單元包設(shè)計方法研究.pdf

1、隨著近幾年集成電路（IC）的不斷擴展，越來越大規(guī)模的集成電路，使其具有高集成度，結(jié)果單個芯片的功耗也越來越大。同時，伴隨著IC工藝制造尺寸的縮小，漏功耗占電路總功耗比重越來越大的問題日益突顯。另一方面，目前移動終端電子設(shè)備對于集成電路芯片的性能和低功耗要求越來越嚴(yán)格。因此，設(shè)計高速低功耗集成電路芯片已然成為集成電路行業(yè)發(fā)展的必然趨勢。
　　當(dāng)今，IC設(shè)計行業(yè)的主流標(biāo)準(zhǔn)是ASIC設(shè)計，而標(biāo)準(zhǔn)單元包將決定系統(tǒng)的整個性能，不可否認的標(biāo)準(zhǔn)

2、單元包成為ASIC設(shè)計的最重要組成部分。常用的標(biāo)準(zhǔn)單元包都是基于傳統(tǒng)布爾邏輯進行設(shè)計，為了提升系統(tǒng)性能、降低漏功耗、減小延時，本論文提出了一種基于低功耗與/異或邏輯的Reed-Muller電路，通過對與/異或邏輯的RM電路的探究，經(jīng)過版圖設(shè)計、物理庫提取、綜合庫生成的等一系列流程，最終設(shè)計了以與/異或邏輯為基礎(chǔ)的Reed-Muller邏輯電路作為標(biāo)準(zhǔn)單元包。
　　ASIC設(shè)計已經(jīng)成為IC設(shè)計的主流。ASIC設(shè)計通常使用標(biāo)準(zhǔn)單元包和

3、EDA工具完成快速高效的設(shè)計。因此，標(biāo)準(zhǔn)單元包的性能影響著系統(tǒng)的性能，是ASIC設(shè)計的最重要組成部分。常用的標(biāo)準(zhǔn)單元包都是基于傳統(tǒng)布爾邏輯進行設(shè)計。已有研究指出，有些邏輯電路使用Reed-Muller（RM）異或邏輯可取得更好的性能。為了提升系統(tǒng)性能、降低漏功耗、減小延時，本論文提出了基于低功耗與/異或邏輯的Reed-Muller標(biāo)準(zhǔn)單元包設(shè)計方法。文中設(shè)計的Reed-Muller單元包是以SMIC130nm為工藝基礎(chǔ)。首先對幾種RM邏

4、輯單元電路進行設(shè)計，然后應(yīng)用Cadence-Virtuoso軟件進行電路原理圖和物理版圖的繪制，通過Calibre抽取SPICE網(wǎng)表和寄生參數(shù)，通過Abstract Generator和Liberty NCX分別得到物理庫LEF和綜合庫。最后，通過編寫Verilog代碼，對得到的單元庫利用商用EDA工具（Design Compile和Encounter）進行驗證，包括通過Design Compile邏輯綜合產(chǎn)生門級網(wǎng)表，以及Encoun