近閾值高能效抗工藝偏差的標準單元庫設(shè)計.pdf

1、移動互聯(lián)網(wǎng)的日益發(fā)展，對移動智能終端的性能需求越來越高，直接帶動了其核心的系統(tǒng)芯片（System on Chip,SoC）性能的快速提升，促進了SoC芯片從傳統(tǒng)的低功耗、低性能向高性能、高能效轉(zhuǎn)變。當前降低工作電壓已成為提高CMOS電路能效的主要方法，研究表明，在如今的先進工藝中，電路最高效能點出現(xiàn)在近閾值工作區(qū)域附近。但是隨著電壓的降低，標準單元特性受工藝偏差、電壓偏差和溫度偏差的影響越來越大，其中受工藝偏差的影響尤為顯著，因此建立一

2、套近閾值高能效抗工藝偏差的標準單元庫十分重要。
　　本論文主要工作首先介紹各種偏差對邏輯單元性能的影響，重點分析工藝偏差對靜態(tài)電路和動態(tài)電路性能的影響，得出動態(tài)電路受工藝偏差影響程度是靜態(tài)電路的兩倍，其中與反饋回路有關(guān)的保持晶體管是引起動態(tài)電路性能偏差的主要因素。然后介紹組合邏輯單元和時序邏輯單元的高能效抗工藝偏差的設(shè)計，組合邏輯部分的設(shè)計主要是通過調(diào)節(jié)寬長比，增大晶體管尺寸達到高能效抗工藝偏差的目的;時序邏輯部分首先介紹新型觸發(fā)

3、器S2CFF（Static Single-phase Contention-freeFlip-Flop）的結(jié)構(gòu)，然后利用邏輯功效模型優(yōu)化S2CFF的性能，利用時序失效模型優(yōu)化S2CFF的抗工藝偏差能力。最后利用ISCAS89測試電路和SHA-256芯片進行單元庫的驗證。除此之外，為了滿足多種設(shè)計需求，本論文不僅設(shè)計了組合邏輯單元和時序邏輯單元，而且還對每一單元進行不同驅(qū)動系數(shù)的設(shè)計;在進行版圖設(shè)計時，采用新的版圖設(shè)計方法，以減少面積消耗

4、;版圖設(shè)計完成后，本文還進行了單元信息庫和Verilog模型的設(shè)計。
　　本文在SMIC40nm工藝下完成近閾值抗工藝偏差標準單元庫的設(shè)計，并應(yīng)用于驗證電路中，得到相比采用SMIC單元庫時電路的性能、抗工藝偏差和能效的收益。(1)應(yīng)用于時序基準測試電路集(ISCAS89)中的七個電路中，得到11.54％～25.26％的性能收益、8.42％～24.19％的抗工藝偏差收益和17.7％～26.6％能效收益。(2)應(yīng)用在SHA-256解碼