基于Encounter的深亞微米布局設(shè)計(jì)和布線方法研究.pdf

1、集成電路自發(fā)明至今已經(jīng)過(guò)了半個(gè)世紀(jì),50多年的高速發(fā)展使得集成電路規(guī)模更大,更高的集成度也使特征尺寸越來(lái)越小。如今集成電路已經(jīng)滲透到現(xiàn)代化生活的方方面面?，F(xiàn)代通信、醫(yī)療和交通系統(tǒng),全都依賴于集成電路而存在。然而,集成電路設(shè)計(jì)也面臨諸多挑戰(zhàn),如特征尺寸的縮小導(dǎo)致互連線串?dāng)_提高,時(shí)序收斂因多個(gè)變量互相牽制變得更加復(fù)雜,如何預(yù)測(cè)并能夠真實(shí)反映這些深亞微米效應(yīng),需要通過(guò)研究找出一個(gè)簡(jiǎn)單可信賴的后端設(shè)計(jì)流程。
　　本文章采用Cadence公

2、司Soc Encounter后端工具對(duì)基于0.18μm工藝的ASIC芯片進(jìn)行后端設(shè)計(jì)研究,分析了自動(dòng)布局布線的過(guò)程和原理,對(duì)SoC Encounter的布線機(jī)制進(jìn)行了深入的分析,并完成AGC模塊的布線。
　　后端設(shè)計(jì)分為設(shè)計(jì)前的數(shù)據(jù)準(zhǔn)備、布局規(guī)劃、標(biāo)準(zhǔn)單元放置、時(shí)鐘樹(shù)綜合、靜態(tài)時(shí)序分析、布線等幾個(gè)階段,本文重點(diǎn)研究了時(shí)鐘樹(shù)綜合和靜態(tài)時(shí)序分析。其中,時(shí)鐘樹(shù)綜合通過(guò)三組實(shí)驗(yàn)進(jìn)行對(duì)比研究,提出了采用專用大驅(qū)動(dòng)時(shí)鐘緩沖器和反相器進(jìn)行時(shí)鐘樹(shù)