超深亞微米SOC芯片布局布線實(shí)現(xiàn).pdf

1、SOC(systemonchip)設(shè)計(jì)技術(shù)，是在集成電路(IC)向集成系統(tǒng)(IS)轉(zhuǎn)變的大方向下產(chǎn)生的，并已經(jīng)逐漸成為IC設(shè)計(jì)的主流。SOC具有三個(gè)顯著特點(diǎn)： 1.集成多種IP核，一般包括微處理器、微控制器、模擬IP核、數(shù)字IP核、接口電路、存儲(chǔ)器等單元； 2.規(guī)模龐大，往往超過(guò)百萬(wàn)門(mén)級(jí)，甚至上千萬(wàn)門(mén)級(jí)電路； 3.采用超深亞微米工藝技術(shù)； 而對(duì)于特征尺寸進(jìn)入0.18μm或以下線寬工藝的超深亞微米集成電路后

2、端設(shè)計(jì)又面臨著兩個(gè)突出問(wèn)題： 1.時(shí)序收斂問(wèn)題，進(jìn)入超深亞微米階段集成電路后端設(shè)計(jì)，互連線延遲已經(jīng)超過(guò)系統(tǒng)總延遲數(shù)的70％以上，嚴(yán)重的影響電路的時(shí)序。 2.信號(hào)完整性問(wèn)題，主要包括電源壓降和信號(hào)串?dāng)_兩個(gè)方面，出現(xiàn)這類問(wèn)題的設(shè)計(jì)，往往功能仿真都沒(méi)有問(wèn)題，但流片后卻不能正常工作。 本篇論文就是針對(duì)超深亞微米階段SOC芯片后端設(shè)計(jì)所面臨的挑戰(zhàn)，提出了運(yùn)用連續(xù)收斂的布局布線策略，尤其是虛擬原型的設(shè)計(jì)理論，來(lái)快速驗(yàn)證布局，

3、進(jìn)而提高布線的成功率，并且提出了一種改進(jìn)的布局評(píng)估模型，提高對(duì)SOC芯片預(yù)測(cè)布線的準(zhǔn)確度；同時(shí)，對(duì)于時(shí)鐘驅(qū)動(dòng)元件選擇，文中提出了一種基于正態(tài)分布模型來(lái)達(dá)到更有效的選取。在行文風(fēng)格上，采用理論闡述與具體設(shè)計(jì)相結(jié)合的方式，有助于理解和掌握。 由于SOC芯片規(guī)模特別龐大，對(duì)硬件的開(kāi)銷很大，在設(shè)計(jì)方法學(xué)上，論文也進(jìn)行了深入的研究，重點(diǎn)介紹試驗(yàn)化設(shè)計(jì)策略來(lái)減少設(shè)計(jì)的重復(fù)性問(wèn)題。 運(yùn)用上述理論，本文完成了一款750萬(wàn)門(mén)數(shù)字SOC電路