基于深亞微米設(shè)計(jì)技術(shù)的PCI核研究與實(shí)現(xiàn).pdf_第1頁
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文檔簡介

1、 本論文以PCT模塊為例，基于SoC設(shè)計(jì)方法，給出了一個(gè)比較完整的從前端設(shè)計(jì)到后端設(shè)計(jì)且符合0.18μm工藝IPcore設(shè)計(jì)流程，為后續(xù)的設(shè)計(jì)工作積累了寶貴的經(jīng)驗(yàn)。 論文介紹了集成電路設(shè)計(jì)技術(shù)的發(fā)展趨勢，在此基礎(chǔ)上，闡述了論文所涉及課題的意義，引出了在深亞微米下SoC設(shè)計(jì)所要面臨的挑戰(zhàn)。由于工藝的影響，芯片設(shè)計(jì)面臨著時(shí)序方面、線延遲方面、串?dāng)_方面、功耗等方面的挑戰(zhàn)。針對(duì)上述這些問題，給出了設(shè)計(jì)中所采用的一些解決方法。論文詳細(xì)介紹了

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