雙精度64位浮點(diǎn)除法運(yùn)算單元的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、浮點(diǎn)數(shù)可以表示高精度以及非常大的數(shù)值，同時(shí)，高精度計(jì)算、圖形加速、數(shù)字信號(hào)處理等應(yīng)用對(duì)浮點(diǎn)處理的要求也越來(lái)越高，浮點(diǎn)運(yùn)算單元成為當(dāng)代微處理器中一個(gè)重要組成部分。浮點(diǎn)除法因其特殊性與實(shí)現(xiàn)的難度，仍有不小的優(yōu)化空間，研究表明，浮點(diǎn)運(yùn)算中除法運(yùn)算效率的浮動(dòng)會(huì)導(dǎo)致處理器性能的大幅度浮動(dòng)，雖然其出現(xiàn)頻率較低，但對(duì)處理器整體性能有較大的提高。所以，設(shè)計(jì)一種執(zhí)行效率較高的浮點(diǎn)除法結(jié)構(gòu)對(duì)處理器性能的提高可以起到很重要的作用。NiosⅡ是一種基于哈佛結(jié)構(gòu)

2、的采用流水線技術(shù)的軟核RISC處理器，基于SOPC的思想設(shè)計(jì)，且專門針對(duì)Altera的可編程邏輯器件做了相應(yīng)優(yōu)化。作為一種可配置的通用RISC處理器，它可以與用戶自定義邏輯結(jié)合構(gòu)成SOC系統(tǒng)并下載到Altera的可編程器件中去。浮點(diǎn)運(yùn)算單元是為處理器服務(wù)的，所以將浮點(diǎn)除法運(yùn)算單元與Nios Ⅱ軟核處理器相結(jié)合，既能很好的驗(yàn)證運(yùn)算單元的正確性，又具有很好的實(shí)用性。本文對(duì)微處理器中雙精度64位浮點(diǎn)除法運(yùn)算單元的算法與實(shí)現(xiàn)進(jìn)行了深入的研究。在

3、充分分析現(xiàn)有的各種除法算法，包括NewtonRapheson、Goldschmidt、恢復(fù)余數(shù)迭代法和SRT等算法的基礎(chǔ)上，針對(duì)微處理中浮點(diǎn)64位除法運(yùn)算還存在可進(jìn)一步優(yōu)化的技術(shù)特點(diǎn)，對(duì)SRT-4算法的關(guān)鍵部分商數(shù)字選擇函數(shù)進(jìn)行了優(yōu)化，并提出了基于優(yōu)化后的SRT-4算法的雙精度浮點(diǎn)除法的改進(jìn)方案。該方案符合IEEE-754浮點(diǎn)格式標(biāo)準(zhǔn)，采用誤差的就近舍入策略，并采用VHDL硬件描述語(yǔ)言完成了除法運(yùn)算單元的設(shè)計(jì)，用SOPC Builder