高速浮點(diǎn)加法運(yùn)算單元的研究與實(shí)現(xiàn).pdf

1、本文來(lái)源于國(guó)防“十五”重大預(yù)研項(xiàng)目“專用高性能微處理器的設(shè)計(jì)與實(shí)現(xiàn)”和西北工業(yè)大學(xué)研究生創(chuàng)業(yè)種子基金項(xiàng)目“高速浮點(diǎn)運(yùn)算單元的設(shè)計(jì)與實(shí)現(xiàn)”，結(jié)合參與的“龍騰R2”微處理器的設(shè)計(jì)和研發(fā)工作，針對(duì)在高性能浮點(diǎn)算術(shù)中占有重要地位的浮點(diǎn)加法運(yùn)算進(jìn)行了分析和探討，并完成了相關(guān)電路設(shè)計(jì)。 首先回顧了浮點(diǎn)處理器的發(fā)展歷程，詳細(xì)介紹了浮點(diǎn)算術(shù)領(lǐng)域的研究發(fā)展情況以及國(guó)內(nèi)外在這一領(lǐng)域內(nèi)典型的研究成果，闡明了浮點(diǎn)處理器廣闊的應(yīng)用范圍和進(jìn)行浮點(diǎn)算術(shù)研究的

2、巨大意義。 其次在簡(jiǎn)要介紹了IEEE-754浮點(diǎn)算術(shù)標(biāo)準(zhǔn)的基礎(chǔ)上，對(duì)業(yè)界主要的標(biāo)準(zhǔn)浮點(diǎn)基準(zhǔn)測(cè)試程序進(jìn)行定性分析，以此為性能衡量依據(jù)，針對(duì)在數(shù)據(jù)路徑中占有至關(guān)重要作用的浮點(diǎn)加法單元進(jìn)行分析和優(yōu)化，以減小浮點(diǎn)指令的執(zhí)行周期，達(dá)到提高浮點(diǎn)處理器運(yùn)算性能的目的。 進(jìn)而分析了浮點(diǎn)加法器的原理和運(yùn)算過(guò)程，重點(diǎn)討論了雙通路(Two-Path)算法以及舍入合并的雙通路算法。這些算法基于浮點(diǎn)加/減運(yùn)算的某些特性，使各個(gè)操作步驟盡可能的并行

3、化，來(lái)減少整個(gè)運(yùn)算過(guò)程總的延時(shí)。 然后基于對(duì)浮點(diǎn)運(yùn)算操作數(shù)特征的統(tǒng)計(jì)分析，發(fā)現(xiàn)浮點(diǎn)加法運(yùn)算中操作數(shù)指數(shù)差值的分布規(guī)律，結(jié)合Two-Path算法，引入了一種三數(shù)據(jù)通路(TripleDataPath)浮點(diǎn)加法器結(jié)構(gòu)。進(jìn)而，根據(jù)兩條運(yùn)算路徑的具體特點(diǎn)，提出可變延時(shí)(VLA)算法，設(shè)計(jì)出了1、2、3周期可變延時(shí)浮點(diǎn)加法器。這兩種算法都面向低功耗應(yīng)用，以降低運(yùn)算過(guò)程整體延時(shí)為目標(biāo)。 最后針對(duì)高速浮點(diǎn)加法器中的核心部件——二進(jìn)制加法

4、器進(jìn)行高速化設(shè)計(jì)。介紹了非常適合于VLSI實(shí)現(xiàn)的并行前綴加法器，基于不同的CMOS工藝，針對(duì)不同結(jié)構(gòu)的并行前綴加法器，在不同數(shù)據(jù)寬度的情況下進(jìn)行性能比較，根據(jù)深亞微米下金屬互連線對(duì)加法器結(jié)構(gòu)的影響，挑選出適合深亞微米工藝下高速加法器設(shè)計(jì)的加法器結(jié)構(gòu)。進(jìn)而采用0.18μm1P6MCMOS工藝，使用時(shí)鐘延遲動(dòng)態(tài)多米諾電路，設(shè)計(jì)實(shí)現(xiàn)了一個(gè)64位二進(jìn)制并行加法器并完成了相關(guān)版圖的設(shè)計(jì)。通過(guò)仿真分析可知，同傳統(tǒng)加法器相比，該加法器結(jié)構(gòu)在性能上有了