系統(tǒng)芯片核聯(lián)合測試優(yōu)化技術(shù).pdf

1、隨著集成電路設(shè)計技術(shù)及制造工藝的不斷發(fā)展,集成電路已經(jīng)進入了系統(tǒng)芯片(System on Chip,SoC)時代。然而隨著SoC集成的芯核數(shù)目的增多,芯核結(jié)構(gòu)復(fù)雜性的提高,測試數(shù)據(jù)量的膨脹等,為SoC的測試帶來更大的挑戰(zhàn)。測試是芯片產(chǎn)品規(guī)模化生產(chǎn)的重要環(huán)節(jié),其目標是檢測芯片在制造過程中引起的電路故障。VLSI測試方法主要有基于ATE的外部測試、內(nèi)建自測試(Built-InSelf-Test,BIST)和基于測試資源劃分(Test Res

2、ource Partition,TRP)的優(yōu)化測試。目前,基于嵌入式芯核的SoC測試技術(shù)已經(jīng)成為學(xué)術(shù)界研究熱點。本學(xué)位論文在綜述SoC測試理論及關(guān)鍵技術(shù)基礎(chǔ)的前提下,重點針對SoC多芯核聯(lián)合測試和SoC芯核層次化并行測試,開展創(chuàng)新的技術(shù)研究。
　　 平衡劃分芯核測試鏈可以降低芯核測試應(yīng)用時間,論文針對測試訪問機制(TAM)約束的硬核測試鏈劃分問題,應(yīng)用最佳適應(yīng)遞減算法BFD,可以生成更加平衡的芯核測試鏈。論文以最小化SoC測試應(yīng)

3、用時間為目標,構(gòu)建了一種可重配置的多芯核串行聯(lián)合掃描測試結(jié)構(gòu),實現(xiàn)多個芯核測試向量的聯(lián)合掃描。實驗將建議方案結(jié)合BFD算法應(yīng)用于典型ITC’02 SoC測試基準電路,結(jié)果表明,與現(xiàn)有的芯核獨立測試相比,有效降低SoC測試應(yīng)用時間。
　　 為了解決層次化芯核的并行測試問題,論文通過擴展標準測試盒結(jié)構(gòu),給出一種新的子核測試盒結(jié)構(gòu),該結(jié)構(gòu)與兩個測試訪問機制(TAM)相連接的:1)子核的測試訪問機制(TAM),為子核傳遞測試激勵:2)父