應(yīng)用于FPGA的鎖相環(huán)設(shè)計(jì)研究.pdf

1、鎖相環(huán)（phase-locked-loop，PLL）做為時(shí)鐘管理模塊的核心，能夠通過(guò)頻率合成產(chǎn)生滿足各種需要的時(shí)鐘頻率，尤其是它具備輸入抖動(dòng)濾波、零延遲緩沖以及相位匹配等功能，對(duì)多相時(shí)鐘域系統(tǒng)的發(fā)展提供了很大的幫助。
　　隨著FPGA芯片的功能越來(lái)越強(qiáng)大，為了使邏輯設(shè)計(jì)人員在基于FPGA的系統(tǒng)中構(gòu)建最高性能和最強(qiáng)大的功能，在 FPGA芯片上內(nèi)置性能良好的鎖相環(huán)是很有必要的。
　　本文基于上述需求設(shè)計(jì)了一款應(yīng)用于FPGA中的鎖

2、相環(huán)系統(tǒng)，該系統(tǒng)電路主體結(jié)構(gòu)采用的是數(shù)?；旌系娜A電荷泵鎖相環(huán)電路，該電路結(jié)構(gòu)包括鑒頻鑒相器、電荷泵、低通濾波器、壓控振蕩器以及數(shù)字分頻器五大模塊。其中，鑒頻鑒相器在經(jīng)典RS觸發(fā)器式結(jié)構(gòu)的基礎(chǔ)上添加了可控的延遲，實(shí)現(xiàn)了在消除鑒相死區(qū)的同時(shí)縮短鎖定時(shí)間；電荷泵在差分結(jié)構(gòu)的兩個(gè)輸出端之間插入了一個(gè)單位增益的放大器，通過(guò)它的鉗位作用使電壓跟隨，從而消除電荷共享效應(yīng)；環(huán)路濾波器采用兩個(gè)無(wú)源的一階 RC積分濾波器級(jí)聯(lián)構(gòu)成的二階濾波器，很好地降低了

3、毛刺的等級(jí)；壓控振蕩器采用四級(jí)差分單元環(huán)形結(jié)構(gòu)，每級(jí)差分采用NMOS管組成的對(duì)稱負(fù)載結(jié)構(gòu)，具有良好的抗噪聲干擾能力，并能輸出一對(duì)正交信號(hào)，使其具有雙倍的輸出頻率信號(hào)的功能；分頻器由級(jí)聯(lián)的觸發(fā)器組成，通過(guò)使能信號(hào)控制分頻的倍數(shù)，單個(gè)分頻器的計(jì)數(shù)范圍為1~64，能夠?qū)崿F(xiàn)1~64分頻或倍頻。
　　最后對(duì)所設(shè)計(jì)的鎖相環(huán)系統(tǒng)進(jìn)行了仿真模擬，結(jié)果表明在1.1V的電源電壓下能產(chǎn)生的400MHz~1440MHz的頻率范圍，在該頻率范圍下的的相位噪