一種應用于TDC的寬帶自適應鎖相環(huán)電路設計.pdf

1、鎖相環(huán)(Phase-Locked Loop，PLL)作為一種優(yōu)秀的閉環(huán)時鐘產(chǎn)生電路被廣泛應用在高性能時鐘需求的場合中。在光子計時成像系統(tǒng)中，像素內(nèi)時間數(shù)字轉換器(Time-to-Digital Converter,TDC)是光子飛行時間(Time-of-Flight，TOF)量化的基本單元，隨著TDC的分辨率和精度等性能要求越來越高，設計適合大陣列中像素TDC應用的時鐘系統(tǒng)成為TOF準確測量和3D成像的關鍵。
　　為了能適應TDC

2、對不同應用場景的時間測量，本文設計了一種適合于陣列應用，且分辨率可調(diào)節(jié)的PLL-TDC耦合系統(tǒng)架構，通過改變PLL輸出時鐘的頻率來調(diào)整TDC分辨率，以實現(xiàn)分辨率與量程、分辨率與精度之間的折中。TDC的時鐘系統(tǒng)采用寬頻率范圍，帶寬自適應的鎖相環(huán)閉環(huán)時鐘電路，其中壓控振蕩器(Voltage-Controlled Oscillator,VCO)采用四級延時單元構成的環(huán)形振蕩器組成，以產(chǎn)生供TDC低段位進行時間細量化的四相均勻時鐘，同時VCO包

3、含由數(shù)字信號進行控制的多條頻帶，并由自動頻率校正(Auto-Frequency Calibration，AFC)電路控制頻帶的切換，以實現(xiàn)寬頻率范圍和低壓控靈敏度。為了能根據(jù)分頻比變化，自適應地調(diào)整PLL的環(huán)路帶寬，以實現(xiàn)環(huán)路穩(wěn)定和低相位噪聲，本文設計了一種低電流失配，瞬態(tài)電流特性較好的可編程電荷泵電路。
　　基于GSMC0.18μm CMOS工藝，采用Cadence軟件平臺對本文設計的PLL-TDC電路進行了前仿真，版圖設計及后

4、仿真，并通過流片進行了驗證。測試結果表明，PLL輸出時鐘的TIE抖動均方根值為6.5ps，在200MHz下偏離中心頻率1MHz處的相位噪聲為-113dBc/Hz，達到設計指標的要求;但由于VCO頻帶切換故障，輸出頻率范圍受到限制，為120MHz～320MHz，與設計指標略有差距。TDC測試功能正常，在320MHz頻率下分辨率為0.4ns，量程約為6μs，DNL及INL不超過±2LSB。在不同時鐘頻率下，TDC量化誤差及線性度變化明顯，表