FPGA評估系統(tǒng)布局布線模塊設(shè)計.pdf

1、在SOC(片上系統(tǒng))中嵌入FPGA(可編程邏輯器件)IP核具有極廣泛的應(yīng)用。但如何設(shè)計出適用于相關(guān)應(yīng)用領(lǐng)域的FPGA結(jié)構(gòu)，使整個系統(tǒng)工作于最佳狀態(tài)是系統(tǒng)設(shè)計的一大難點(diǎn)。 本文致力于開發(fā)出適合于某領(lǐng)域電路的可編程IP核。為此，F(xiàn)PGA評估系統(tǒng)應(yīng)勢而生，目的在于針對某類特定領(lǐng)域電路，找到最合適的FPGA結(jié)構(gòu)。 結(jié)構(gòu)的靈活性，對FPGA評估系統(tǒng)提出了新的挑戰(zhàn)。和普通可編程邏輯器件的商業(yè)軟件系統(tǒng)不同，F(xiàn)PGA評估系統(tǒng)需要對各種規(guī)

2、模、結(jié)構(gòu)不同的FPGA芯片結(jié)構(gòu)進(jìn)行建模處理，處理的對象更加靈活。在處理時，F(xiàn)PGA評估系統(tǒng)必須得到公正的評估結(jié)果。因此，F(xiàn)PGA評估系統(tǒng)應(yīng)該采用與FPGA具體結(jié)構(gòu)無關(guān)的算法，并且使評估結(jié)構(gòu)盡可能公正。本文根據(jù)通用公正的原則對FPGA評估系統(tǒng)的框架進(jìn)行設(shè)計，并初步實現(xiàn)原型系統(tǒng)。 本文對各種FPGA結(jié)構(gòu)進(jìn)行抽象建模，對布局布線軟件VPR的FPGA結(jié)構(gòu)模型進(jìn)行擴(kuò)展，提出一套更完整的FPGA結(jié)構(gòu)描述方法，從而可以靈活地支持規(guī)模、結(jié)構(gòu)不同

3、的各種FPGA結(jié)構(gòu)。利用本文開發(fā)的通用布局布線模塊，用戶可以找到對應(yīng)于一系列電路的最好的布線資源結(jié)構(gòu)。測試表明，對VPR模型的擴(kuò)展使得軟件能更精確地描述商用的FPGA結(jié)構(gòu)。 為了處理層次化FPGA結(jié)構(gòu)，本文在前人劃分工作的基礎(chǔ)上，針對特定的層次化FPGA模型，提出了一種改進(jìn)的劃分算法。該算法將模擬退火算法與ratio—cut思想結(jié)合，確定多層多劃分的規(guī)模后，在不影響規(guī)模的情況下進(jìn)行多分優(yōu)化，實現(xiàn)更好的劃分結(jié)果，從而提高FPGA芯

4、片的利用率，進(jìn)而優(yōu)化整個芯片的性能。實驗結(jié)果證明，劃分算法性能優(yōu)異，能取得較好結(jié)果。 同時，本文在規(guī)劃(F100rplanning)問題的基礎(chǔ)上考慮FPGA宏模塊布局問題，通過合理的目標(biāo)函數(shù)和處理方法來解決，并提出了一種描述FPGA宏模塊內(nèi)布線資源的方法。結(jié)果證明，本文的方法可以較好地處理FPGA宏模塊布局布線問題，并能取得令人滿意的結(jié)果。 此外，本文還開發(fā)了一套EDIF編譯器。測試結(jié)果表明，EDIF編譯器運(yùn)行結(jié)果正常。