深亞微米集成電路的互連建模與時序優(yōu)化.pdf

1、對于180nm乃至更低工藝水平的深亞微米集成電路,互連線成了決定電路性能的關(guān)鍵因素.所以本文主要研究深亞微米工藝芯片內(nèi)互連線的建模、延遲計算及時序優(yōu)化技術(shù).本文的研究內(nèi)容主要分成四個部分.第一部分描述了以互連為核心的設(shè)計流程.第二部分先是總結(jié)介紹了近幾年前人在線電阻和線電容幾何建模上的最新成果,分析了電容結(jié)構(gòu)模型中垂直耦合及水平耦合的不同程度,總結(jié)了判斷電感重要的判別條件,然后研究互連線的分類并對每一種類型互連線建模、計算延遲及輸出響應(yīng)

2、.第三部分分析了線間的串?dāng)_,并介紹了串?dāng)_分析的流程及消除方法和具體電路.第四部分研究了插入緩沖器技術(shù). 由于互連線越來越重要的地位,傳統(tǒng)的、以邏輯為中心的設(shè)計流程已經(jīng)難以滿足現(xiàn)代IC設(shè)計的要求,本文介紹了一種Cong等人提出的以互連為核心的新設(shè)計流程.該流程包括互連規(guī)劃、互連綜合及互連布局三個主要階段,而互連規(guī)劃和優(yōu)化階段尤其重要.芯片內(nèi)的互連線大體分成局部互連、半全局互連及全局互連三大類.本文給出了一般深亞微米工藝下這三種類型

3、互連線的典型特征,包括線寬、線厚、線間距、絕緣層的厚度及介電常數(shù)等.典型情況下,局部互連及半全局互連均可以用集總電路來表示.當(dāng)信號翻轉(zhuǎn)時間比較快時半全局互連可以建模成分布式.RC互連.而對于全局互連的建模,需要先判斷線電感是否重要.一般而言,線電感對延遲影響相對較小,但是對信號波形及信號的可靠性有著非常明顯的影響. 在延遲計算過程中,給出了計算有效電容的詳細(xì)步驟,提出了比較精確的計算門負(fù)載延遲的方法及兩種互連延遲計算模型.還對C

4、MOS驅(qū)動器及接收器門電路建模,并通過HSpice仿真確定了180nm、130nm、90nm以及65nm工藝中CMOS門電路等價模型中的參數(shù)值.此外,通過電路的仿真還發(fā)現(xiàn)階躍輸入信號時的延遲與上升斜坡輸入時的延遲相差0.6t.。為了加快信號在互連網(wǎng)絡(luò)中的傳播,可以采用緩沖器插入技術(shù)來優(yōu)化時序.本文對緩沖器插入技術(shù)的研究分成兩個方向.一方面提出了一種基于路徑的緩沖器插入及緩沖器尺寸調(diào)整的同步算法用于半全局互連的延遲優(yōu)化.該算法利用了多類型

5、緩沖器庫,不僅適用于單源端、多漏端類型布線樹,也可以對多源端多漏端類型的布線樹時序優(yōu)化.另一方面研究長互連線的均勻分段技術(shù).通過一系列的計算和推導(dǎo)導(dǎo)出緩沖器的最佳尺寸、插入的最佳緩沖器數(shù)量及互連小段的最佳長度公式.實(shí)驗(yàn)發(fā)現(xiàn)該技術(shù)相比前人技術(shù)在面積及功率消耗方面更優(yōu). 另外,由于納米技術(shù)時相鄰導(dǎo)線之間的耦合電容占據(jù)了總電容高達(dá)70﹪的比例,所以布線工具還需要考慮連線之間的串?dāng)_噪聲問題.在第五章介紹了計算電壓噪聲的模型及分析耦合的辦