靜態(tài)隨機存儲器位單元與測試結(jié)構(gòu)設(shè)計優(yōu)化.pdf

1、在摩爾定律的持續(xù)推動下，集成電路制造工藝的觸角已經(jīng)延伸至深亞微米領(lǐng)域，而作為邏輯工藝開發(fā)的重要輔助工具，嵌入式靜態(tài)隨機存儲器(SRAM)以其極高的工藝缺陷覆蓋率、可精確定位以及與標準的CMOS工藝完全兼容的優(yōu)點，從而得以輕松實現(xiàn)快速失效分析和工藝改進，促進良率提升。 本研究課題正是基于這一背景，以六管型嵌入式靜態(tài)隨機存儲器的位單元為研究對象，通過結(jié)合在實際工作中參與的90nm邏輯工藝開發(fā)項目，探討并成功地實現(xiàn)對SRAM位單元與其

2、測試結(jié)構(gòu)的設(shè)計優(yōu)化。 在設(shè)計SRAM位單元時，我們首要考慮了三個要素：面積、功耗、靜態(tài)噪聲容限。位單元的最小面積代表了制造工藝的水平和工藝容限，而對于高存儲器容量的片上系統(tǒng)(SoC)則意味著制造成本的高低。靜態(tài)功耗則與單元面積相輔相成，面積的急劇縮減必然會帶來靜態(tài)功耗的增加，兩者須進行折衷考慮。此外，靜態(tài)噪聲容限的大小標志著靜態(tài)隨機存儲器的穩(wěn)定度。 在對比研究0.13um CMOS 工藝中所使用的共用字線式SRAM位單元

3、版圖架構(gòu)后，我們新設(shè)計了一種分離字線式的SRAM位單元用于90nm邏輯工藝的開發(fā)。 在此基礎(chǔ)上，我們利用部分比標準CMOS工藝更趨苛刻的設(shè)計規(guī)則設(shè)計出一系列的盡可能小尺寸的SRAM位單元，并且通過專業(yè)的仿真工具，對構(gòu)成位單元的晶體管的尺寸組合進行優(yōu)化，模擬其靜態(tài)噪聲容限值。此外，我們運用了基于模型的光學臨近修正(OPC)手段，成功地模擬出位單元中發(fā)生的各種變形，并精準地修正了這些變形，這種預見性的修正幫助我們縮短了開發(fā)周期，減少

4、了開發(fā)成本，并提高了成功率。最終我們開發(fā)出用于流片的四組尺寸的位單元，其中最小的一個單元的面積僅為0.99um2，最大的一個單元的面積也僅為1.27um2。這樣的面積符合了研究的第一個主要目標需求，在業(yè)界極富競爭力。 為了驗證我們設(shè)計的位單元的魯棒性，我們有針對性地分析了靜態(tài)隨機存儲器的失效模式，設(shè)計出一整套覆蓋前道和后道工藝的測試結(jié)構(gòu)，從結(jié)漏電、隔離、接觸電阻、柵橋接和連貫性等全方位地考察了工藝能力和器件本身的特性。