靜態(tài)存儲(chǔ)器介紹

1、Slide1.SRAM的全稱是staticromaccessmemy，它是一種最常用的memy核心部分是兩個(gè)crosscoulpedinverter組成的bistablelatchingcircuit，通常稱為flipflop的電路。SRAMstatic的特性主要是它不需要像DRAM那樣定期對(duì)存儲(chǔ)的數(shù)據(jù)進(jìn)行刷新，只要Vdd不掉電，數(shù)據(jù)就可以穩(wěn)定存儲(chǔ)。SRAM最主要的應(yīng)用就是緩存，緩存的作用是在CPU和內(nèi)存之間進(jìn)行數(shù)據(jù)緩沖。像智能手機(jī)這樣

2、的一些高端電子產(chǎn)品，SRAM是必不可少的。SRAM之所以可以做緩存是因?yàn)樗幸粋€(gè)最為重要的優(yōu)點(diǎn)：speedSRAM的讀寫頻率可以到幾個(gè)GigaHz，比DRAM至少快一個(gè)der。SRAM最大的劣勢(shì)在于density比較低，用的最多的SRAM是所謂的6TtraditionalSRAM1個(gè)bitcell有六個(gè)MOSFET組成，與SRAM對(duì)應(yīng)的DRAM只需要一個(gè)MOSFET加一個(gè)capacit。bitcell占用面積大導(dǎo)致desity低dens

3、ity低造成cost高，具體表現(xiàn)是同樣容量的緩存會(huì)比內(nèi)存條造價(jià)高很多。Slide2.這是一個(gè)目前典型的memy架構(gòu)，CPU3級(jí)緩存再加內(nèi)存條，其中一級(jí)緩存經(jīng)常用8TdualptSRAM可以用兩個(gè)pt同時(shí)讀寫，速度最高，集成度也最低，三級(jí)緩存會(huì)用highdensitydesign的SRAM，集成度最高，速度最低。從下面這幅實(shí)物圖可以清楚看到multice和三級(jí)緩存做在一起，stalone的SRAM已經(jīng)很少看到，一些低端的電子產(chǎn)品在介紹CP

4、U性能參數(shù)的時(shí)候不會(huì)把緩存的信息單獨(dú)列出來(lái)，但是對(duì)于像智能手機(jī)這樣高端的電子產(chǎn)品，緩存的容量和工作頻率絕對(duì)是一個(gè)重要的性能指標(biāo)。下面這張圖根據(jù)價(jià)格和讀寫速度對(duì)memy進(jìn)行一個(gè)排列，硬盤速度最低，價(jià)格最便宜，內(nèi)存條其次，緩存速度最高，造價(jià)也最高。接下來(lái)這張圖是SRAM發(fā)展的roadmap綠線對(duì)應(yīng)左邊的縱坐標(biāo)，表示SRAMdensity的變化情況，每往前推進(jìn)一個(gè)generationdesity翻倍，紅點(diǎn)對(duì)應(yīng)右邊的縱坐標(biāo)，表示SRAM工作頻率

5、的變化情況，每推進(jìn)一個(gè)generationspeed提升15%.最新的一些信息顯示Intel基于22nmtrigatefinfet工藝的SRAM工作頻率最高可以達(dá)到4.6GHz。最后看一下我們公司SRAM的一個(gè)大概的情況，已經(jīng)進(jìn)入量產(chǎn)的基于40nmlowleakageprocess用于highdensityapplication的面積最小的bitcell是0.242平方微米，desity是4Mb平方毫米，這個(gè)數(shù)值很容易算，你拿一個(gè)平方毫

6、米除以一個(gè)bitcell的面積就得到了density我們公司像客戶提供32MegaSRAMproduct同時(shí)guranteenaturalyield在90%以上，所謂的naturalyield是指在不加redundancy的情況下看到的yield我們foundry向customer提供的都是naturalyield.什么是redundancy我稍后會(huì)講。28127bitcelldesigntarget暫時(shí)定的是128mega但是困難很大

7、，目前28PS127還沒(méi)有yield。28PS155的64MSRAMarrayyield大概在10%到20%。28HKMG情況更糟，127和155在nominalvdd下都沒(méi)有看到y(tǒng)ield。Slide3.這是最常用的6TSRAM的基本電路圖，1個(gè)bitcell由六個(gè)transist組成，四個(gè)NMOS和兩個(gè)PMOS。這個(gè)電路圖的連接關(guān)系似乎有點(diǎn)亂，我們看一下簡(jiǎn)化的電路圖，SRAM的核心部分是兩個(gè)crosscoupledinverter組

8、成一個(gè)正反饋回路，可以保證SRAM有兩個(gè)穩(wěn)定的存儲(chǔ)狀態(tài)“0”和“1”，電荷存儲(chǔ)在n1和n2兩個(gè)stagenode里面，n1和n2的電容主要是寄生電容和耦合電容，所以SRAM和DRAM從大的方面來(lái)說(shuō)屬于，與此相對(duì)應(yīng)的是非易失性存儲(chǔ)器，最典型的是flashflash有專門的電荷存儲(chǔ)介質(zhì)—floatinggate電荷被寫入之后，即使vdd掉電，電荷也可以被保存很長(zhǎng)時(shí)間，通常是十年甚至更久。除了主體部分的兩個(gè)inverter還有兩個(gè)passga

9、te主要用于控制數(shù)據(jù)讀寫。slide4.這幅圖是SRAMarray的layout，每一個(gè)黃色的框框代表一個(gè)bitcell整個(gè)SRAMarray就是這些bitcell的高度重復(fù)，我們把SRAMarray里面具有數(shù)據(jù)存儲(chǔ)以及讀寫功能的最小重復(fù)單元稱為bitcell.需要特別指出的是，嚴(yán)格意義上來(lái)講，只要array里面有一個(gè)biecell不能function這個(gè)SRAMarray就廢掉了，到了32nm之后，processvariation越來(lái)

10、越大導(dǎo)致bitcellfail的幾率越來(lái)越高，同時(shí)arrayvolume也越做越大，最終導(dǎo)致整個(gè)SRAMarrayyield很低，在這種情況下怎么提升yield？答案是加redundancy，具體來(lái)講就存儲(chǔ)的前提下最小的待機(jī)電壓。我們當(dāng)然希望DRV越小越好。我們看一下理想情況下也就是不考慮mismatch時(shí)候的DRV當(dāng)vdd變小的時(shí)候，內(nèi)嵌的那個(gè)square也跟著變小，當(dāng)vdd小到一定成的的時(shí)候，這兩條VTC相切，這是臨界點(diǎn)，Vdd再小

11、一點(diǎn)點(diǎn)，兩條VTC就沒(méi)有交點(diǎn)了，穩(wěn)態(tài)點(diǎn)不存在了，換句話說(shuō)就是datahold不住了，那存儲(chǔ)的信息就會(huì)丟失，stbyfail.Slide8.這是我拿model實(shí)際仿真的結(jié)果，vdd減小，holdmargin跟著減小，到0.06v的時(shí)候降為0我把這幅圖單獨(dú)摘出來(lái)，這是理想情況不考慮mismatchDRV大概是0.06V，考慮mismatch的話，DRV會(huì)大很多。這是65LLULP525實(shí)測(cè)的DRV分布情況，里面包含了mismatch要保證測(cè)

12、到的所有bitcell都能夠正常存儲(chǔ)數(shù)據(jù)，DRV大概是0.7v。從這里大致可以看出mismatch的作用有多么大。Slide9.前面講的DRV是從電壓角度衡量待機(jī)功耗，另外還可以從電流的角度去看，也就是stbycurrent。待機(jī)條件下，WL關(guān)掉，BL和BLBprege到高電位，stbycurrent定義為從Vdd流到Vss端總的leakagecurrent包含了6個(gè)transist全部的leakage根據(jù)電流守恒，vdd和vss兩端的

13、電流相等。這是65nm的一個(gè)leakagepath示意圖，每個(gè)generation都可能不一樣，所以僅僅可以參考。減小stbycurrent是降低待機(jī)功耗的一個(gè)有效途徑，加合理的bodybias可以有效抑制leakage。Slide10.下面要講的是SRAM最重要的一個(gè)操作：read.我以read”0”為例。在讀取操作之前先進(jìn)行prege保證兩根bitline上電壓完全相等。然后關(guān)掉prege電路，打開WL，這時(shí)候PG開啟，同時(shí)n2節(jié)點(diǎn)

14、是高電位，PD也開啟，PD和PG組成通路，有電流流過(guò)，這個(gè)電流稱為Iread或者Icell。另外，PD和PG組成的通路進(jìn)行分壓，結(jié)果是導(dǎo)致n1節(jié)點(diǎn)的電位被拉高到某一個(gè)邏輯低電位，大約是0.10.2V這稱為readdisturbe，一旦這個(gè)值接近或者超過(guò)PD2的閾值電壓，PD2就會(huì)開啟，把n2節(jié)點(diǎn)電位往下拉，并通過(guò)正反饋回路，把n1節(jié)點(diǎn)電位進(jìn)一步拉高，最后導(dǎo)致存儲(chǔ)狀態(tài)發(fā)生改變，我們成為bitcellflip一個(gè)讀取操作造成bitcell狀

15、態(tài)發(fā)生變化，這是不允許的。在n1節(jié)點(diǎn)電壓被上拉的同時(shí)，BL電位被拉下來(lái)，把BL和BLB電壓送到SA，通過(guò)比較就可以判定bitcell存儲(chǔ)狀態(tài)。這就是read操作的工作原理。Iread之所以重要，是因?yàn)椴豢紤]SA判斷時(shí)間的時(shí)候，readtime有一個(gè)簡(jiǎn)單的表達(dá)式，readtime跟BL上的capacitance成正比，跟Iread成反比，我前邊有提過(guò)，SRAM最大的優(yōu)勢(shì)是速度快，所以要實(shí)現(xiàn)快速讀取數(shù)據(jù)，Iread就要足夠大，同時(shí)BLcap

16、acitance足夠小，我們可以簡(jiǎn)單估算一下readtime的量級(jí)，BLcapacitance大概是0點(diǎn)幾個(gè)fF量級(jí)是10的負(fù)十六次方，BL上的電壓降大概是0點(diǎn)幾伏，分子量級(jí)是十的負(fù)十七次方，Iread大概是幾十微安，分母量級(jí)是十的負(fù)五次方，最后得到readtime大概是picosecond。實(shí)際要考慮wstcase，同時(shí)加入SA耗費(fèi)的時(shí)間，最后這個(gè)值大概是幾百ps到一個(gè)納秒，取倒數(shù)對(duì)應(yīng)的頻率是1到幾個(gè)GigaHz，DRAM通常是幾十到

17、幾百megaHz。所以SRAM比DRAM速度快很多。Slide11.那么如何衡量，bitcell在讀操作中的穩(wěn)定性？還是要看butterflycurve。在讀操作的過(guò)程中，WL是高電位，PG是開啟的，我們看左邊inverter對(duì)應(yīng)的VTC，就是藍(lán)色實(shí)線，當(dāng)n2輸入低電位的時(shí)候，n1輸出高電位，PD關(guān)閉，PGsourcedrain等電位，對(duì)inverter基本沒(méi)有影響，當(dāng)n2輸入高電位的時(shí)候，就會(huì)有readdisturbe導(dǎo)致readbu

18、tterflycurve對(duì)應(yīng)的邏輯低電位會(huì)被拉高到0.1v附近，同時(shí)square變小。把hold和readbutterflycurve放在一起就很容易看到這種變化，readmargin比holdmagin小很多，所以read是6TSRAM的wstcase。如果RSNM過(guò)小，bitcell就有flip的危險(xiǎn)。Slide11.readmargin的大小是由什么決定的呢？我們引入SRAM的第二個(gè)ratio:betaratio。在讀操作的時(shí)候，