靜態(tài)存儲器介紹

1、Slide1.SRAM的全稱是staticromaccessmemy，它是一種最常用的memy核心部分是兩個crosscoulpedinverter組成的bistablelatchingcircuit，通常稱為flipflop的電路。SRAMstatic的特性主要是它不需要像DRAM那樣定期對存儲的數(shù)據(jù)進行刷新，只要Vdd不掉電，數(shù)據(jù)就可以穩(wěn)定存儲。SRAM最主要的應(yīng)用就是緩存，緩存的作用是在CPU和內(nèi)存之間進行數(shù)據(jù)緩沖。像智能手機這樣

2、的一些高端電子產(chǎn)品，SRAM是必不可少的。SRAM之所以可以做緩存是因為它有一個最為重要的優(yōu)點：speedSRAM的讀寫頻率可以到幾個GigaHz，比DRAM至少快一個der。SRAM最大的劣勢在于density比較低，用的最多的SRAM是所謂的6TtraditionalSRAM1個bitcell有六個MOSFET組成，與SRAM對應(yīng)的DRAM只需要一個MOSFET加一個capacit。bitcell占用面積大導(dǎo)致desity低dens

3、ity低造成cost高，具體表現(xiàn)是同樣容量的緩存會比內(nèi)存條造價高很多。Slide2.這是一個目前典型的memy架構(gòu)，CPU3級緩存再加內(nèi)存條，其中一級緩存經(jīng)常用8TdualptSRAM可以用兩個pt同時讀寫，速度最高，集成度也最低，三級緩存會用highdensitydesign的SRAM，集成度最高，速度最低。從下面這幅實物圖可以清楚看到multice和三級緩存做在一起，stalone的SRAM已經(jīng)很少看到，一些低端的電子產(chǎn)品在介紹CP

4、U性能參數(shù)的時候不會把緩存的信息單獨列出來，但是對于像智能手機這樣高端的電子產(chǎn)品，緩存的容量和工作頻率絕對是一個重要的性能指標(biāo)。下面這張圖根據(jù)價格和讀寫速度對memy進行一個排列，硬盤速度最低，價格最便宜，內(nèi)存條其次，緩存速度最高，造價也最高。接下來這張圖是SRAM發(fā)展的roadmap綠線對應(yīng)左邊的縱坐標(biāo)，表示SRAMdensity的變化情況，每往前推進一個generationdesity翻倍，紅點對應(yīng)右邊的縱坐標(biāo)，表示SRAM工作頻率

5、的變化情況，每推進一個generationspeed提升15%.最新的一些信息顯示Intel基于22nmtrigatefinfet工藝的SRAM工作頻率最高可以達到4.6GHz。最后看一下我們公司SRAM的一個大概的情況，已經(jīng)進入量產(chǎn)的基于40nmlowleakageprocess用于highdensityapplication的面積最小的bitcell是0.242平方微米，desity是4Mb平方毫米，這個數(shù)值很容易算，你拿一個平方毫

6、米除以一個bitcell的面積就得到了density我們公司像客戶提供32MegaSRAMproduct同時guranteenaturalyield在90%以上，所謂的naturalyield是指在不加redundancy的情況下看到的yield我們foundry向customer提供的都是naturalyield.什么是redundancy我稍后會講。28127bitcelldesigntarget暫時定的是128mega但是困難很大

7、，目前28PS127還沒有yield。28PS155的64MSRAMarrayyield大概在10%到20%。28HKMG情況更糟，127和155在nominalvdd下都沒有看到y(tǒng)ield。Slide3.這是最常用的6TSRAM的基本電路圖，1個bitcell由六個transist組成，四個NMOS和兩個PMOS。這個電路圖的連接關(guān)系似乎有點亂，我們看一下簡化的電路圖，SRAM的核心部分是兩個crosscoupledinverter組

8、成一個正反饋回路，可以保證SRAM有兩個穩(wěn)定的存儲狀態(tài)“0”和“1”，電荷存儲在n1和n2兩個stagenode里面，n1和n2的電容主要是寄生電容和耦合電容，所以SRAM和DRAM從大的方面來說屬于，與此相對應(yīng)的是非易失性存儲器，最典型的是flashflash有專門的電荷存儲介質(zhì)—floatinggate電荷被寫入之后，即使vdd掉電，電荷也可以被保存很長時間，通常是十年甚至更久。除了主體部分的兩個inverter還有兩個passga

9、te主要用于控制數(shù)據(jù)讀寫。slide4.這幅圖是SRAMarray的layout，每一個黃色的框框代表一個bitcell整個SRAMarray就是這些bitcell的高度重復(fù)，我們把SRAMarray里面具有數(shù)據(jù)存儲以及讀寫功能的最小重復(fù)單元稱為bitcell.需要特別指出的是，嚴(yán)格意義上來講，只要array里面有一個biecell不能function這個SRAMarray就廢掉了，到了32nm之后，processvariation越來

10、越大導(dǎo)致bitcellfail的幾率越來越高，同時arrayvolume也越做越大，最終導(dǎo)致整個SRAMarrayyield很低，在這種情況下怎么提升yield？答案是加redundancy，具體來講就存儲的前提下最小的待機電壓。我們當(dāng)然希望DRV越小越好。我們看一下理想情況下也就是不考慮mismatch時候的DRV當(dāng)vdd變小的時候，內(nèi)嵌的那個square也跟著變小，當(dāng)vdd小到一定成的的時候，這兩條VTC相切，這是臨界點，Vdd再小

11、一點點，兩條VTC就沒有交點了，穩(wěn)態(tài)點不存在了，換句話說就是datahold不住了，那存儲的信息就會丟失，stbyfail.Slide8.這是我拿model實際仿真的結(jié)果，vdd減小，holdmargin跟著減小，到0.06v的時候降為0我把這幅圖單獨摘出來，這是理想情況不考慮mismatchDRV大概是0.06V，考慮mismatch的話，DRV會大很多。這是65LLULP525實測的DRV分布情況，里面包含了mismatch要保證測

12、到的所有bitcell都能夠正常存儲數(shù)據(jù)，DRV大概是0.7v。從這里大致可以看出mismatch的作用有多么大。Slide9.前面講的DRV是從電壓角度衡量待機功耗，另外還可以從電流的角度去看，也就是stbycurrent。待機條件下，WL關(guān)掉，BL和BLBprege到高電位，stbycurrent定義為從Vdd流到Vss端總的leakagecurrent包含了6個transist全部的leakage根據(jù)電流守恒，vdd和vss兩端的

13、電流相等。這是65nm的一個leakagepath示意圖，每個generation都可能不一樣，所以僅僅可以參考。減小stbycurrent是降低待機功耗的一個有效途徑，加合理的bodybias可以有效抑制leakage。Slide10.下面要講的是SRAM最重要的一個操作：read.我以read”0”為例。在讀取操作之前先進行prege保證兩根bitline上電壓完全相等。然后關(guān)掉prege電路，打開WL，這時候PG開啟，同時n2節(jié)點

14、是高電位，PD也開啟，PD和PG組成通路，有電流流過，這個電流稱為Iread或者Icell。另外，PD和PG組成的通路進行分壓，結(jié)果是導(dǎo)致n1節(jié)點的電位被拉高到某一個邏輯低電位，大約是0.10.2V這稱為readdisturbe，一旦這個值接近或者超過PD2的閾值電壓，PD2就會開啟，把n2節(jié)點電位往下拉，并通過正反饋回路，把n1節(jié)點電位進一步拉高，最后導(dǎo)致存儲狀態(tài)發(fā)生改變，我們成為bitcellflip一個讀取操作造成bitcell狀

15、態(tài)發(fā)生變化，這是不允許的。在n1節(jié)點電壓被上拉的同時，BL電位被拉下來，把BL和BLB電壓送到SA，通過比較就可以判定bitcell存儲狀態(tài)。這就是read操作的工作原理。Iread之所以重要，是因為不考慮SA判斷時間的時候，readtime有一個簡單的表達式，readtime跟BL上的capacitance成正比，跟Iread成反比，我前邊有提過，SRAM最大的優(yōu)勢是速度快，所以要實現(xiàn)快速讀取數(shù)據(jù)，Iread就要足夠大，同時BLcap

16、acitance足夠小，我們可以簡單估算一下readtime的量級，BLcapacitance大概是0點幾個fF量級是10的負十六次方，BL上的電壓降大概是0點幾伏，分子量級是十的負十七次方，Iread大概是幾十微安，分母量級是十的負五次方，最后得到readtime大概是picosecond。實際要考慮wstcase，同時加入SA耗費的時間，最后這個值大概是幾百ps到一個納秒，取倒數(shù)對應(yīng)的頻率是1到幾個GigaHz，DRAM通常是幾十到

17、幾百megaHz。所以SRAM比DRAM速度快很多。Slide11.那么如何衡量，bitcell在讀操作中的穩(wěn)定性？還是要看butterflycurve。在讀操作的過程中，WL是高電位，PG是開啟的，我們看左邊inverter對應(yīng)的VTC，就是藍色實線，當(dāng)n2輸入低電位的時候，n1輸出高電位，PD關(guān)閉，PGsourcedrain等電位，對inverter基本沒有影響，當(dāng)n2輸入高電位的時候，就會有readdisturbe導(dǎo)致readbu

18、tterflycurve對應(yīng)的邏輯低電位會被拉高到0.1v附近，同時square變小。把hold和readbutterflycurve放在一起就很容易看到這種變化，readmargin比holdmagin小很多，所以read是6TSRAM的wstcase。如果RSNM過小，bitcell就有flip的危險。Slide11.readmargin的大小是由什么決定的呢？我們引入SRAM的第二個ratio:betaratio。在讀操作的時候，