基于40nm工藝的低功耗GPU模塊后端物理設(shè)計(jì).pdf

1、隨著半導(dǎo)體產(chǎn)業(yè)進(jìn)入納米工藝時(shí)代，單塊芯片集成度可達(dá)億萬門級(jí)，同時(shí)芯片的時(shí)鐘主頻不斷提高進(jìn)入GHz時(shí)代，芯片供電電壓不斷降低，特征尺寸不斷減小，這些進(jìn)步帶來的好處非常明顯：芯片面積不斷減小、性能不斷提高、功耗不斷降低；然而，隨著進(jìn)步而來的微觀物理效應(yīng)也愈加明顯與嚴(yán)重，給后端物理設(shè)計(jì)帶來了許多挑戰(zhàn)。
　　本文基于TSMC40nm工藝的低功耗機(jī)頂盒SOC后端物理設(shè)計(jì)項(xiàng)目，利用EDA工具完成了機(jī)頂盒SOC其中一個(gè)時(shí)鐘主頻500MHz、20

2、0萬門級(jí)的GPU子模塊從FloorPlan到Signoff，最后完成物理驗(yàn)證的全流程后端物理設(shè)計(jì)工作。在完成設(shè)計(jì)的過程中，探尋出了一些實(shí)際的方法與方案來應(yīng)對(duì)或解決40nm先進(jìn)工藝下的低功耗問題、時(shí)鐘樹綜合、串?dāng)_問題、dummy影響等問題。
　　項(xiàng)目過程中發(fā)現(xiàn)使用常規(guī)的Calibre工具加dummy，加入的dummy不僅會(huì)對(duì)建立時(shí)間時(shí)序有較大的負(fù)面影響，且?guī)ummy后完成一次時(shí)序分析需要的時(shí)間大幅延長。在經(jīng)過大量實(shí)驗(yàn)與數(shù)據(jù)分析后，