65nm下的TD-SCDMA芯片低功耗后端實(shí)現(xiàn).pdf_第1頁(yè)
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1、近些年來(lái),隨著集成電路的特征尺寸的不斷縮小,集成電路的集成度和速度不斷提高,集成電路的功耗也變得越來(lái)越高。除了面積、時(shí)序之外,功耗上的優(yōu)化也成為IC設(shè)計(jì)業(yè)的一個(gè)重要目標(biāo)。技術(shù)的進(jìn)步使得電子產(chǎn)品的更新速度越來(lái)越快,而其中芯片的設(shè)計(jì)公司所面臨著成本、及時(shí)上市的壓力,怎樣更好更快的完成芯片的設(shè)計(jì)成為公司必需要研究的。
　　 本文研究了CMOS電路功耗的來(lái)源以及在各個(gè)設(shè)計(jì)層次可以采取的降低功耗一些基本方法。本文以TSMC65nm工藝的T

2、D-SCDMA芯片為例,結(jié)合Synopsys公司Design Compiler和IC Compier等EDA工具,研究了IC后端實(shí)現(xiàn)中的一些低功耗綜合的方法以及在超深亞微米設(shè)計(jì)中越來(lái)越多的電源電壓管理技術(shù),主要內(nèi)容包括門(mén)控時(shí)鐘的插入,采用多閾值電壓的標(biāo)準(zhǔn)單元作為目標(biāo)庫(kù)綜合來(lái)降低泄漏功耗,同時(shí)介紹了Design Compiler基于Topography技術(shù)的邏輯綜合流程以及在IC Compiler中電源門(mén)控方法的實(shí)現(xiàn)流程。由于公司目前的流

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