基于40nm CMOS工藝下5GHz鎖相環(huán)設(shè)計.pdf

1、芯片間并行通信因其各數(shù)據(jù)位直接相連，就要求有足夠的芯片引腳，然而芯片封裝中引腳的尺寸卻不能像集成電路越做越小，這無疑限制了芯片集成的發(fā)展速度，增加了設(shè)計成本;另一方面，并行通信對時鐘信號的同步性要求比較高，這就限制了傳輸接口速度的提高，這都表明傳統(tǒng)并行通信發(fā)展遇到了瓶頸。而SerDes作為異步模式的串行通信，因其所需引腳少，傳輸數(shù)據(jù)率高，而逐漸成為通信系統(tǒng)中的主流模式。
　　本文描述的SerDes系統(tǒng)依據(jù)IEEE10GBASE-K

2、R協(xié)議。鎖相環(huán)(PLL，PhaseLocked Loop)作為SerDes系統(tǒng)中提供時鐘源的重要模塊，同時也是SerDes系統(tǒng)中隨機(jī)噪聲的主要來源，其抖動性能影響著系統(tǒng)的誤碼率。在10Gb/s高通信數(shù)據(jù)率下，實(shí)現(xiàn)滿足系統(tǒng)誤碼率要求的低抖動時鐘成為本設(shè)計的挑戰(zhàn)。
　　本文基于SMIC40nm工藝，實(shí)現(xiàn)了一款應(yīng)用于10Gb/s高速串并接口電路的5GHz鎖相環(huán)。通過對環(huán)路傳輸特性的分析，本文設(shè)定了較優(yōu)化的指標(biāo)參數(shù)。為使鎖相環(huán)擁有更好的抖

3、動性能，鎖相環(huán)輸入?yún)⒖夹盘栠x擇經(jīng)典的156.25MHz，環(huán)路帶寬選擇為3MHz以達(dá)到更好的抑制振蕩器相位噪聲的目的。鎖相環(huán)中的壓控振蕩器(VCO，Voltage Controlled Oscillator)采用了擁有更好相位噪聲性能的串聯(lián)耦合正交結(jié)構(gòu)(S-QVCO，Series Quadrature VCO)，環(huán)路實(shí)現(xiàn)4路等相位間隔的5.15625GHz時鐘輸出。環(huán)路輸出采用二分頻單轉(zhuǎn)差緩沖器實(shí)現(xiàn)可忽略相差的8路等相位間隔的2.5781

4、25GHz時鐘，本文實(shí)現(xiàn)多頻多相并行輸出，而不是單純的提高PLL工作頻率，能夠?qū)崿F(xiàn)更高的操作頻率。電荷泵則采用共源共柵結(jié)構(gòu)，并利用了負(fù)反饋技術(shù)以更好的提高電流匹配性能。
　　本文的鎖相環(huán)環(huán)路設(shè)計在SMIC40nm工藝下設(shè)計實(shí)現(xiàn)了5.15625GHz時鐘和2.578125GHz時鐘多頻多相并行輸出，在1.1V的供電電壓下，總電流為7.6mA。仿真結(jié)果顯示，振蕩器在3MHz頻偏處的FoM(Figure of Merit)達(dá)到了-183