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1、隨著半導(dǎo)體加工工藝的發(fā)展,晶體管的特征線(xiàn)寬越來(lái)越小,現(xiàn)已降到數(shù)十納米數(shù)量級(jí)。這一變化趨勢(shì)在提高芯片集成度的同時(shí)提高了晶體管的工作速度,但也加劇了晶體管閾值電壓的波動(dòng),給SRAM的設(shè)計(jì)帶來(lái)新的挑戰(zhàn)。
論文以提高速度、降低功耗、減小面積和抑制工藝波動(dòng)為主要目標(biāo),通過(guò)研究65nm SRAM的結(jié)構(gòu),最終設(shè)計(jì)完成了一塊1024x32的SRAM,其版圖面積為0.0376mm2,帶RC的后仿真的平均工作電流為4.3mA,CLK到Q的時(shí)間
2、為0.548ns。
論文的主要研究?jī)?nèi)容如下:
一、分析研究了SRAM的多路選擇架構(gòu)。從理論上分析了SRAM多路選擇架構(gòu)中一級(jí)架構(gòu)和二級(jí)架構(gòu)及其相應(yīng)單邊結(jié)構(gòu)和雙邊結(jié)構(gòu)的性能,指出隨著靈敏放大器特征數(shù)字的增加,二級(jí)架構(gòu)的性能相對(duì)于一級(jí)架構(gòu)的優(yōu)勢(shì)越來(lái)越明顯;二級(jí)架構(gòu)的最優(yōu)結(jié)構(gòu)出現(xiàn)在其兩級(jí)譯碼的兩個(gè)特征數(shù)字相近時(shí)。該最優(yōu)兩級(jí)架構(gòu)最多可以使SRAM讀取時(shí)間比傳統(tǒng)一級(jí)架構(gòu)減少33.6%。
二、分析研究了SR
3、AM的時(shí)鐘電路。從概率學(xué)角度分析比較了兩種主流的放電電路的性能,并通過(guò)100,000次蒙特卡羅的仿真證明了分析結(jié)果,最終選用較優(yōu)的一種構(gòu)建了時(shí)鐘電路。這個(gè)時(shí)鐘電路很好地實(shí)現(xiàn)了SRAM各部分的協(xié)同工作,并且具有在流片后再調(diào)節(jié)SRAM性能的功能。
三、分析研究了SRAM的譯碼電路。指出了譯碼電路設(shè)計(jì)中要考慮的眾多因素,說(shuō)明了減少功耗、增加存取速度的譯碼電路的設(shè)計(jì)方法,分析介紹了logical effort理論在譯碼電路設(shè)計(jì)中的
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