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文檔簡介
1、隨著超大規(guī)模集成電路(Very Large Scale Integrated circuites,VLSI)設計和制造技術地迅速發(fā)展,電路尺寸日益減小,復雜程度愈來愈高,VLSI測試成為迫切需要解決的問題,而可測性設計(Design For Testability,DFT)成為解決當前VLSI測試問題的主要手段,內建自測試(Built-In Self-Test,BIST)以其較高的故障故障覆蓋率和能完成自測試的優(yōu)點成為一種廣泛應用的 D
2、FT技術。近年來,邊界掃描(Boundary Scan,BS)和內建自測試相結合的測試技術也成為測試領域研究的焦點。
本文首先針對 VLSI測試所面臨的困難,依據電路分塊測試的思想,研究分析了數字集成電路的分塊方法和分塊電路的測試方法。在此基礎上,根據內建自測試(Built-In Self-Test)可層次化設計的特點,提出對底層的VLSI子塊進行內建自測試設計的方案,實現(xiàn)了VLSI_BIST(Built-In Self-Te
3、st)子塊中各模塊的功能仿真。最后基于邊界掃描 IEEE1149.1標準設計了 VLSI子塊級 BIST測試架構,即JTAG_BIST架構,完成了JTAG_BIST測試接口設計和VLSI_BIST子塊關鍵技術的設計,并進行功能仿真驗證,最終實現(xiàn)了上層測試系統(tǒng)通過 JTAG_BIST測試接口控制下層VLSI_BIST子塊進行自測試。本文的主要工作和創(chuàng)新點是提出VLSI子塊的內建自測試設計方案,即基于邊界掃描并行鏈的 VLSI子塊級 BIS
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