40納米工藝乘法部件的物理設(shè)計(jì)與優(yōu)化.pdf

1、乘法運(yùn)算部件速度的快慢直接影響到整個CPU內(nèi)核數(shù)據(jù)通路的性能，高性能、低功耗乘法運(yùn)算部件的物理設(shè)計(jì)與實(shí)現(xiàn)是當(dāng)前的難點(diǎn)問題之一。綜合考慮芯片的設(shè)計(jì)成本以及整體的性能，需要在有限的面積下完成乘法運(yùn)算部件物理設(shè)計(jì)，這會導(dǎo)致時鐘網(wǎng)絡(luò)偏差較大，整體密度偏高，進(jìn)而影響設(shè)計(jì)的時序和功耗。針對以上問題，本文以X-DSP的CPU內(nèi)核乘法運(yùn)算部件性能優(yōu)化為背景，從提高時序、降低功耗、時序分析和等價性驗(yàn)證四個方面入手，對物理設(shè)計(jì)流程進(jìn)行了詳細(xì)研究，并對其中采

2、用的主要方法和技術(shù)進(jìn)行了闡述。本文的主要研究工作包括以下幾個方面：
　　1)布圖規(guī)劃是物理設(shè)計(jì)中的重要環(huán)節(jié)，其合理性對設(shè)計(jì)的性能有很大影響。采用層次化的物理設(shè)計(jì)方法，對頂層的CPU數(shù)據(jù)通路進(jìn)行布圖規(guī)劃，根據(jù)模塊之間的連接關(guān)系，調(diào)整出兩種布圖規(guī)劃并進(jìn)行對比，結(jié)果表明改進(jìn)后的布圖規(guī)劃在時序上可優(yōu)化9％。根據(jù) CPU數(shù)據(jù)通路的布圖規(guī)劃來確定乘法部件的布圖規(guī)劃，詳細(xì)分析乘法部件的層次結(jié)構(gòu)，迭代多次，改進(jìn)后的布圖規(guī)劃在時序上可優(yōu)化5%。

3、r>　　2)在時鐘樹方面，減少時鐘延時和時鐘偏差是時鐘網(wǎng)絡(luò)的首要任務(wù)。乘法部件最初的時鐘偏差是47.2ps，時鐘延時是304.7ps；通過控制時鐘驅(qū)動單元、最大扇出、最大級數(shù)來優(yōu)化時鐘網(wǎng)絡(luò)，使時鐘偏差降低到35.5ps，時鐘延時降低到260.6~296.1ps。在上面的基礎(chǔ)上通過控制時鐘布線來優(yōu)化時鐘網(wǎng)絡(luò)，使時鐘偏差降低到27.9ps，時鐘延時降低到232.3~260.2ps。
　　3)芯片功耗已經(jīng)成為與芯片速度、芯片面積同樣重要

4、的性能指標(biāo)，通過自動化插入門控時鐘使動態(tài)功耗降低了62.7%，通過調(diào)整約束、降低密度、減小單元倍數(shù)、多閾值單元替換等辦法使靜態(tài)功耗降低了9%。
　　4)在靜態(tài)時序分析方面，由于單模式單端角進(jìn)行時序分析的不足，從端角的組成、分析模式以及分析流程三個角度討論了多模式多端角的時序分析?；诔朔ú考M(jìn)行多模式多端角時序分析，并運(yùn)用ice工具進(jìn)行優(yōu)化時序，使其達(dá)到滿足。
　　5)基于乘法部件進(jìn)行形式化驗(yàn)證方法的研究，使用 Formal