40納米工藝下中繼器的插入方法研究.pdf

1、集成電路工藝進(jìn)入到納米工藝之后，互連線成為影響電路延時(shí)的主導(dǎo)因素。為了保證芯片設(shè)計(jì)能夠達(dá)到時(shí)序收斂的目標(biāo)，互連線的延時(shí)優(yōu)化就顯得格外重要，其中，中繼器插入方法是減小互連線延時(shí)最常用、最有效的方式之一。本文在40納米工藝下，以實(shí)際工程為依托，針對(duì)高性能微處理器芯片物理設(shè)計(jì)中的互連問(wèn)題，對(duì)中繼器插入方法展開(kāi)了以下研究工作。
　　一、優(yōu)化點(diǎn)對(duì)點(diǎn)互連線延時(shí)的中繼器插入方法。本文對(duì)大量不同線長(zhǎng)和不同類(lèi)型中繼器的組合進(jìn)行了中繼器插入方法的實(shí)驗(yàn)

2、和分析。分析結(jié)果表明，隨著中繼器驅(qū)動(dòng)倍數(shù)的增大，相同長(zhǎng)度互連線的延時(shí)逐漸變小，但面積和功耗開(kāi)銷(xiāo)隨之增大，綜合考慮延時(shí)、功耗和面積等開(kāi)銷(xiāo)，較優(yōu)的互連線段長(zhǎng)度是200μm~300μm，較優(yōu)的中繼器類(lèi)型是12倍驅(qū)動(dòng)的反相器單元。
　　二、優(yōu)化全局互連總線延時(shí)的中繼器插入方法。本文針對(duì)模塊間的有限區(qū)域內(nèi)存在大量全局互連總線所引起的延時(shí)、串?dāng)_及擁塞問(wèn)題，進(jìn)行了中繼器插入方法的優(yōu)化和評(píng)估，采用交錯(cuò)插入方式對(duì)中繼器位置進(jìn)行優(yōu)化，采用特殊布線規(guī)則

3、對(duì)并行總線進(jìn)行優(yōu)化。實(shí)驗(yàn)分析結(jié)果表明，該方法有效地降低了局部擁塞和串?dāng)_，減小了全局互連線的延時(shí)，將互連線的總延時(shí)和串?dāng)_分別降低了25.4％和21.8%。
　　三、優(yōu)化多扇出互連網(wǎng)絡(luò)延時(shí)的中繼器插入方法。物理設(shè)計(jì)中存在一些多扇出互連網(wǎng)絡(luò)，采用EDA工具自動(dòng)優(yōu)化可能引起插入的中繼器數(shù)量過(guò)多，從而導(dǎo)致局部單元密度過(guò)高及擁塞問(wèn)題。本文提出一種同時(shí)考慮線長(zhǎng)和擁塞的中繼器插入優(yōu)化方法，能減少插入的中繼器數(shù)量，緩解擁塞問(wèn)題，并優(yōu)化互連延時(shí)。實(shí)驗(yàn)