超高速并行時鐘數(shù)據(jù)恢復電路的研究與設(shè)計.pdf

1、并行傳輸作為大幅提高傳輸帶寬的一種有效方式，在超高速光纖通信系統(tǒng)中得到廣泛應用。時鐘數(shù)據(jù)恢復電路（CDR）作為超高速（光纖）數(shù)字通信中的關(guān)鍵技術(shù)，國內(nèi)外都在對其進行持續(xù)不斷地研究，以期達到更適用、更佳的性能。近年來，伴隨著超高速并行光互聯(lián)的興起，應用于并行光互聯(lián)中的CDR技術(shù)，即并行CDR技術(shù)成為研究的焦點。
　　本文首先對幾種經(jīng)典的并行CDR方案進行了總結(jié)和分析，隨后對構(gòu)成并行CDR的單信道CDR電路進行了相應介紹。對基于鎖相環(huán)

2、（PLL）型時鐘數(shù)據(jù)恢復電路以及基于相位選擇（PS）/相位插值（PI）型時鐘數(shù)據(jù)恢復電路進行了重點介紹。
　　在上述基礎(chǔ)上，設(shè)計了一種5Gb/s/ch的并行CDR電路。該并行CDR電路由PLL型CDR以及PS/PI型CDR組合實現(xiàn)。其中，PLL型CDR主要包括半速率鑒相器、電荷泵以及環(huán)形壓控振蕩器等結(jié)構(gòu)單元。電荷泵采用自舉基準并加入運放，從而改善了充放電電流之間的匹配特性。環(huán)形壓控振蕩器中的延遲單元采用電感峰化技術(shù)拓展了其帶寬，同

3、時實現(xiàn)了較高的振蕩頻率。通過增加一對柵極接地的NMOS管，其調(diào)諧頻率以及調(diào)諧范圍均得到了相應提高，線性度也得到了一定的改善。PS/PI型CDR主要由Bang-Bang型PD、PS/PI單元以及控制電路等基本單元構(gòu)成。其中，PS/PI電路與傳統(tǒng)結(jié)構(gòu)相比，節(jié)省了兩個PS電路，從而在電路復雜度以及功耗等方面得到了相應改善。
　　該并行CDR中，PLL型CDR從輸入數(shù)據(jù)中提取出的兩路的正交時鐘，不僅可以完成本信道的數(shù)據(jù)恢復，同時，該正交時

4、鐘又將作為后續(xù)信道的參考時鐘，完成后續(xù)信道中PS/PI型CDR的時鐘和數(shù)據(jù)恢復。與傳統(tǒng)并行CDR相比，避免了全部采用PLL型CDR而造成的壓控振蕩器（VCO）之間的相互干擾。該并行CDR電路不需要額外的本地參考時鐘，同時可以擴展為多路。
　　本設(shè)計整體芯片版圖面積為1.7×1.585mm2，電路核心模塊功耗為172.4mW。仿真結(jié)果顯示，當輸入為并行數(shù)據(jù)為5Gb/s時，該電路恢復出的時鐘與數(shù)據(jù)的峰峰抖動值分別為6.1ps、8.1p