超高速時鐘數(shù)據恢復電路及分接器電路研究.pdf

1、隨著半導體工藝（尤其CMOS工藝）特征尺寸的不斷縮小及集成電路（IC）規(guī)模的不斷增大，IC越來越快的工作速度，客觀上要求IC之間的通信帶寬應該也大體與之成比例地增長；然而摩爾定律（Moore's Law）和Rent定律（Rent’s rule）告訴我們，為了保證IC系統(tǒng)的平衡發(fā)展，每個輸入輸出（I/O：Input/Output）接口的平均通信帶寬需要持續(xù)不斷地增加。時鐘數(shù)據恢復即CDR（Clock and DataRecovery）技術

2、及DEMUX（Demultiplexing）技術是高速I/O通信的關鍵技術，所以對這兩項技術的研究具有非常重要的意義。
　　 本文首先總結、分析及比較了各種串行和并行CDR相關的技術，著重研究了基于鎖相環(huán)PLL（PhaseLocked Loop）型CDR的設計。詳細討論了各種相關的模塊，如PD（Phase Detector）、FD（FrequencyDetector）、V/I（Voltage-to-Current Convert

3、er）、CP（Charge Pump）及VCO（Voltage-Controlled Oscillator）等，并提出了以環(huán)路增益（Loop Gain）為中心的CDR的設計方法。
　　 在對現(xiàn)存的基本CDR技術和時鐘策略進行比較分析的基礎上，結合具體的應用環(huán)境，分別設計了針對單路串行和多路并行I/O接口的CDR及相應的MUX/DEMUX方案。該方案能滿足“即插即用”--全集成、全自動的要求，不需要任何外部參考時鐘，外接元件或外部

4、調諧，只要加上電源和數(shù)據源即可工作。
　　 采用SMIC0.18μm CMOS工藝，設計了一種2.5 Gb/s全速率CDR及5Gb/s2:1半速率MUX芯片。其中的CDR采用了Pottbacker PFD（Phase/Frequency Detector），4級環(huán)形全差分VCO產生I/Q信號。VCO單元采用電流折疊技術來克服低電源電壓和低VCO壓控靈敏度需求之間的沖突；其中，互耦對增加了一個電流源來提高VCO壓控特性的線性度。整

5、個芯片面積為670μm×760μm，功耗為112 mW，其中CDR消耗60mW。CDR輸入靈敏度在25mV以下，牽引范圍為800MHz，恢復出的時鐘的單端擺幅超過300mV，RMS抖動為3.69 ps，占空比為49.6％，相位噪聲為-111.54 dBc/Hz@10kHz offset（-117.45dBc/Hz@1MHz offset）。
　　 采用SMIC0.18μm CMOS工藝設計了一種5Gb/s半速率CDR及5Gb/s

6、1:2DEMUX芯片。由于半速率CDR能夠實現(xiàn)DEMUX的功能，所以5Gb/s1:2 DEMUX實際上是嵌入在半速率PD中的。本CDR采用三點采樣半速率三態(tài)Bang-bang型PD技術，4級環(huán)形偽差分VCO產生半速率PD所需的I/Q時鐘。芯片面積為675μm×675μm，功耗為140 mW。仿真顯示，恢復出來的時鐘峰峰值抖動為3.7ps。
　　 采用SMIC0.18μm CMOS工藝，設計了一款2.5 Gb/s/ch全速率CDR

7、及2:15 Gb/s/ch半速率MUX芯片。該芯片的功能為：4路2.5 Gb/s/ch并行輸入數(shù)據，經過兩路并行2:15 Gb/s/ch半速率MUX，復接輸出為兩路5Gb/s/ch的數(shù)據。并行CDR部分由PLL、DLL及PM（Path Matching）技術交叉組合共同實現(xiàn)。版圖電路部分橫向尺寸為450μm滿足設計目標（不超過500μm）的要求。整個芯片面積為673μm×667μm，功耗為200mW，復接器輸出數(shù)據單端擺幅為370mV，

8、RMS抖動為8ps。6個這樣的芯片模塊并排放置在一起，就構成了12路并行光I/O接口陣列的輸入端。
　　 采用SMIC0.18μm CMOS工藝，設計了一款5Gb/s/ch半速率CDR及5Gb/s/ch1:2 DEMUX芯片。該芯片的功能為：3路5 Gb/s/ch并行數(shù)據輸入數(shù)據，經過兩路并行5Gb/s/ch1:2 DEMUX，分接輸出為六路2.5Gb/s/ch的數(shù)據。并行CDR部分由1個PLL和2個DLL共同實現(xiàn)。版圖電路部分

9、橫向尺寸為750μm滿足設計目標（不超過750μm）的要求。整個芯片面積為1200μm×943μm，功耗為380mW。分接輸出數(shù)據單端信號擺幅大于300mV，RMS抖動為6ps。4個這樣的芯片模塊并排放置在一起，就構成了12路并行光I/O接口陣列的接收端。
　　 采用SMIC0.18μm CMOS工藝，設計了一款最高速為20Gb/s的1:2 DEMUX芯片。該DEMUX具有以下特點，即采用標準的MCML邏輯以使電路具有工作速度高