基于JESD204B協(xié)議的頻率綜合器的設(shè)計(jì).pdf_第1頁
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1、頻率綜合器通過結(jié)合倍頻、分頻和混頻幾種操作來得到所需的信號(hào)，現(xiàn)在廣泛的應(yīng)用在各種通信設(shè)備和電子產(chǎn)品中。而電荷泵鎖相環(huán)型（CPPLL, Charge Pump Phase-Locked-Loop）的頻率綜合器是其中結(jié)構(gòu)簡(jiǎn)單，性能高的頻率綜合電路，它產(chǎn)生的頻率信號(hào)穩(wěn)定且精確，能為系統(tǒng)提供穩(wěn)定可靠的信號(hào)源。同時(shí)，鎖相環(huán)型頻率綜合器能同時(shí)產(chǎn)生多個(gè)不同頻率值的信號(hào)，而且本文鎖相環(huán)采用的是環(huán)型VCO（Voltage Controlled Oscil

2、lator），占用面積小，易于片上集成。如今，隨著通信技術(shù)的飛速發(fā)展，通信系統(tǒng)要求低的相位噪聲、窄的信道步長(zhǎng)、高的輸出頻率和更快的響應(yīng)時(shí)間等等，因此，作為系統(tǒng)中重要的信號(hào)源產(chǎn)生模塊，設(shè)計(jì)高性能的鎖相環(huán)型頻率綜合器也將面臨越來越多的挑戰(zhàn)。
　　本文研究設(shè)計(jì)的CPPLL頻率綜合器是基于JESD204B協(xié)議的，根據(jù)系統(tǒng)要求，需要產(chǎn)生4相、1 GHz的差分時(shí)鐘信號(hào)，和100 MHz的系統(tǒng)時(shí)鐘信號(hào)。設(shè)計(jì)采用SMIC0.13μm CMOS1P

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