基于JESD204B標(biāo)準(zhǔn)的高速串行接口設(shè)計(jì)與實(shí)現(xiàn).pdf

1、新型集成電路設(shè)計(jì)對(duì)轉(zhuǎn)換器分辨率的更高要求，促使轉(zhuǎn)換器速率不斷提高，導(dǎo)致現(xiàn)有的CMOS，LVDS等接口電路不能滿足轉(zhuǎn)換器的發(fā)展需要。用以支持更高速度轉(zhuǎn)換器的接口電路設(shè)計(jì)己經(jīng)成為集成電路設(shè)計(jì)中急需解決的新問題。本文針對(duì)上述需求，設(shè)計(jì)了一種高速串行接口電路，該接口滿足JESD204B標(biāo)準(zhǔn)，其速度最高可達(dá)12.5Gbps。
　　本文設(shè)計(jì)的高速串行接口電路是一種連接轉(zhuǎn)換器和接收機(jī)（FPGA、ASSP或ASIC）的千兆級(jí)串行數(shù)據(jù)鏈路。利用串化

2、器/解串器（SerDes）技術(shù)，在原有基礎(chǔ)上生成新型特殊鏈路，從而簡(jiǎn)化高速轉(zhuǎn)換器到接收機(jī)（FPGA、ASSP或ASIC）的接口鏈接。該高速串行接口電路采用添加控制字符和尾字符的方法對(duì)輸入端進(jìn)行數(shù)據(jù)打包，使其形成一系列8位幀數(shù)據(jù)。使用多項(xiàng)式為1+X14+X15的自行同步加擾器模塊，減少頻譜尖峰現(xiàn)象及數(shù)據(jù)誤碼。論文基于JESD204B標(biāo)準(zhǔn)建立特殊的數(shù)據(jù)鏈路層；使用初始化幀同步、初始化通道同步、確定性延遲、幀對(duì)齊的監(jiān)測(cè)和校正等方法，提高整個(gè)數(shù)

3、據(jù)鏈路的傳輸正確性。同時(shí)采用8b/10b編解碼方式對(duì)數(shù)據(jù)進(jìn)行編解碼，并生成特殊控制符，用以實(shí)現(xiàn)通道對(duì)準(zhǔn)監(jiān)控和維護(hù)。建立了完整的系統(tǒng)設(shè)計(jì)模型；并對(duì)每個(gè)模塊的設(shè)計(jì)方法及功能進(jìn)行說明，確立了數(shù)據(jù)經(jīng)過每個(gè)模塊前后的變化形態(tài)。運(yùn)用verilog硬件描述語言實(shí)現(xiàn)電路設(shè)計(jì)并進(jìn)行電路仿真驗(yàn)證及結(jié)果分析。本文設(shè)計(jì)了一款連接2個(gè)14bit的250M ADC與FPGA的JESD204B高速串行接口電路。給出該接口電路的設(shè)計(jì)模型，及理想功能仿真結(jié)果。該接口支持