畢業(yè)設(shè)計--基于xilinx fpga高速串行接口設(shè)計與實現(xiàn)

1、<p>　　本 科 畢 業(yè) 設(shè) 計（論 文）</p><p>　　題目 基于Xilinx FPGA高速串行接口 設(shè)計與實現(xiàn)</p><p>　　學生姓名 </p><p>　　學 號 </p><p>　　指導(dǎo)教師

2、 </p><p>　　學 院 </p><p>　　專 業(yè) </p><p>　　交稿日期 </p><p>　　基于Xilinx FPGA高速串行接口設(shè)計與實現(xiàn)</p>&l

3、t;p><b>　　摘 要</b></p><p>　　由于時鐘抖動，扭曲，隊列同步和串擾噪聲和各種非理想因素，進一步完善面臨巨大的挑戰(zhàn)并行傳輸率。因此，串行傳輸，已成為高速數(shù)據(jù)傳輸系統(tǒng)在深亞微米主要選擇。在串行傳輸系統(tǒng)為了實現(xiàn)高速信號傳輸，并可節(jié)約電能和降低成本，數(shù)據(jù)更傾向于使用低擺幅模式，LVDS和CML是低電壓，小的擺動，差分信號的串行傳輸方式，所以它被廣泛地應(yīng)用于PCI。

4、快遞網(wǎng)絡(luò)物理層和高速度SERDES電路。但這個標準的LVDS傳輸率只能達到3Gbps，以實現(xiàn)獨立設(shè)計以滿足5Gbps的要求及以上的高速PCI。表達應(yīng)用，本文研究了偽標準的LVDS 121（PLVDS）和CML的啟動界面的設(shè)計研究。基于傳輸信號的理論，非理想因素和傳輸線的行為的信號完整性分析；提出了考慮高速串行傳輸系統(tǒng)的電路級和版圖級設(shè)計；在PLVDS結(jié)束與CML收發(fā)器電路的設(shè)計，并提出了改進方案。其中，無歪斜單端差撓度問題提高plvds

5、收發(fā)電路，電路的性能與加速管的改進；電平轉(zhuǎn)換電路的信號快速切換到低水平的高水平，沒有后續(xù)電路的調(diào)整，因此，延時??；雙共模反饋電流開關(guān)電路的共模電平的控制，另一個環(huán)控制輸出擺幅，輸出更穩(wěn)定；微分預(yù)加重技術(shù)使驅(qū)動能力強、降低碼間干擾。用于</p><p>　　主題詞：PLVDS，CML，預(yù)加重，均衡，有源負反饋，電壓比較器，失效保護</p><p>　　Design and implement

6、ation of high-speed serial interface based on Xilinx FPGA</p><p><b>　　Abstract</b></p><p>　　Due to clock jitter, skew, queue synchronization and crosstalk noise and various non-ideal

7、 factors, parallel transmission rate to further improve the face enormous challenges. So that the serial transmission has become a high-speed data transmission system in deep sub-micron main choice. In the serial transmi

8、ssion system in order to realize the high-speed signal transmission, and can save power and reduce the cost, the data tend to use low swing mode, LVDS and CML is the low voltage, small swing</p><p>　　Key Wor

9、ds：PLVDS，CML，Pre—emphasis，Equalization，Active Negative Feedback，Limiting Amplifier，F(xiàn)ail—Safe</p><p><b>　　目 錄</b></p><p><b>　　摘 要I</b></p><p>　　Abstrac

10、tII</p><p><b>　　引 言2</b></p><p><b>　　1緒論3</b></p><p>　　1.1課題研究背景3</p><p>　　1.2高速串行技術(shù)發(fā)展現(xiàn)狀3</p><p>　　2 Virtex-5 FPGA性能和設(shè)計技術(shù)9

11、</p><p>　　2.1 最新款FPGA產(chǎn)品Virtex-59</p><p>　　2.2 FPGA 設(shè)計方法11</p><p>　　2.3 Xilinx FPGA設(shè)計工具簡介13</p><p>　　因為第二種方法便于改變和掌握，所以后面章節(jié)中所進行 在線邏輯分析多采用第二種直接插入IP核 方法進行。3 基于FPGA TS201

12、鏈路口設(shè)計與實現(xiàn)14</p><p>　　3 基于FPGA TS201鏈路口設(shè)計與實現(xiàn)15</p><p>　　3.1 TS20l鏈路口簡介15</p><p>　　3.2 FPGA與TS20l 硬件連接及可行性分析18</p><p>　　3.3 基于FPGA 高速鏈路口仿真設(shè)計19</p><p>　　3

13、.4高速鏈路口 實際硬件調(diào)試25</p><p>　　4 B3G TDD系統(tǒng)中RocketIO 接口 資源需求分析與設(shè)計28</p><p>　　5 B3G TDD系統(tǒng)MAC層高速串口 實現(xiàn)與仿真測試32</p><p>　　5.1 B3G TDD系統(tǒng)MAC處理接口板 實現(xiàn)策略32</p><p>　　1.MAC高層協(xié)議處理模塊33

14、</p><p>　　2.數(shù)據(jù)轉(zhuǎn)接模塊34</p><p>　　5.2 RocketIO接口 仿真與測試34</p><p>　　5.2.1 RocketIO 接口 仿真34</p><p>　　5.2.2 單板測試和板間測試37</p><p>　　5.3 本章小結(jié)40</p><p&g

15、t;<b>　　結(jié) 論41</b></p><p>　　參 考 文 獻42</p><p>　　附錄A 附錄內(nèi)容名稱43</p><p><b>　　致 謝48</b></p><p><b>　　引 言</b></p><p>

16、;　　在數(shù)字系統(tǒng)的互連設(shè)計，高速串行I/O技術(shù)替代傳統(tǒng)的并行I / O技術(shù)已成為發(fā)展趨勢。與傳統(tǒng)的并行I / O技術(shù)相比，串行方案提供了更長的距離，帶寬，更低的成本和更高的可擴展性，克服了并行I/O設(shè)計缺陷。在實際設(shè)計中的應(yīng)用，利用現(xiàn)場可編程門陣列（FPGA）高速串行接口的實現(xiàn)是一種低成本的方法[1]。</p><p>　　Xilinx的FPGA芯片的最新一代的Virtex。的Virtex系列產(chǎn)品5版，是第五代產(chǎn)

17、品，先進的65納米三氧化過程中使用的新技術(shù)，expressfabrie ASMBL架構(gòu)。的Virtex。高速邏輯5 LXT，數(shù)字信號處理，嵌入式處理和串行鏈路的應(yīng)用優(yōu)化。與前代相比viaex FPGA，5在性能和密度有了很大的進步：速度提高31%，容量增加64%，動態(tài)功耗降低34.9%，靜態(tài)功耗保持相同的低水平，減少45%的占地面積。Virtex.5 LXT芯片是建造高達24的RocketIO收發(fā)器，支持從101Mbps的3.75gbp

18、s串行數(shù)據(jù)傳輸速率，支持流行的高速串行I/O接口標準。本文從時鐘，復(fù)位，功率控制，發(fā)送和接收邏輯和其他關(guān)鍵方面，討論了利用Virtex.5 LXT芯片RocketIO的設(shè)計和高速串行傳輸接口的實現(xiàn)。Xilinx ml505開發(fā)平臺實現(xiàn)高速串行數(shù)據(jù)傳輸系統(tǒng)基于RocketIO技術(shù)，針對1.24Gbps的高速串行傳輸特性。</p><p><b>　　1緒論</b></p><

19、;p>　　1.1高速串行技術(shù)背景的研究</p><p>　　現(xiàn)代社會信息爆炸式的增長，網(wǎng)絡(luò)的發(fā)展，多媒體等新技術(shù)，在數(shù)據(jù)和數(shù)據(jù)發(fā)送速率的要求，迅速增加的用戶。目前，數(shù)據(jù)通信帶寬的需求已經(jīng)超過了穆爾定律（穆爾定律：處理器帶寬每十八個個月翻了一倍，但性能卻每三年增加一倍）。通常，數(shù)據(jù)交換的瓶頸存在于系統(tǒng)互連的水平，甚至在不同的系統(tǒng)之間以及與其他外部系統(tǒng)通信的速度進行交流。該行業(yè)一直在努力生產(chǎn)更多的和更快速單片機

20、來解決這個問題，但這種方法似乎遇到瓶頸，因為用戶沒有直接感受到CPU的性能比和很大的性能改進。</p><p>　　這使得I／O接口到系統(tǒng)的性能進一步提高的瓶頸，這是一個新的系統(tǒng)互連技術(shù)的CPU性能的迫切需要將轉(zhuǎn)換為系統(tǒng)的性能。在單端互連的早期影響的設(shè)計，容易受到干擾，噪聲，傳輸速度可以達到200 ~ 250mb/s；一般來說，增加并行總線寬度可以提高數(shù)據(jù)吞吐量，但是汽車數(shù)量將增加PCB布線困難，和時鐘抖動和偏移

21、頻率帶來的設(shè)計挑戰(zhàn)的同時，進一步提高人臉限制并行傳輸率，它是提供經(jīng)濟和可靠的信號同步的方法非常困難；而高速串行通信技術(shù)，以其廣泛的帶寬，抗干擾能力強、接口簡單等優(yōu)點，正迅速取代傳統(tǒng)的并行技術(shù)，成為行業(yè)內(nèi)的主流。</p><p>　　在這種背景下，本文針對更受歡迎，有很大發(fā)展?jié)摿Φ母咚俅薪涌陔娐返膬煞N——高速鏈路口和Rocket I/O研究，并對其進行仿真設(shè)計，該公司最新的實時執(zhí)行程序。Virtex.5在FPGA

22、平臺。高速度鏈的設(shè)計是ADI公司的DSP TS20XS LVDS交叉技術(shù)）基于接口技術(shù)（鏈接口）進行仿真設(shè)計；而Rocket I/O是CML的高速串行傳輸接口的基礎(chǔ)上，時鐘恢復(fù)，全雙工串行I / O的收發(fā)，從而實現(xiàn)高效的高速串行通信協(xié)議的設(shè)計。</p><p>　　1.2 HSST(High Speed Serial Technology)現(xiàn)狀發(fā)展概況</p><p>　　今天，還是并行總

23、線用于大多數(shù)計算機，嵌入式處理設(shè)備和通信設(shè)備，最流行的總線包括PCI，VME及其擴展。目前廣泛使用的幾種通信標準是基于并行總線標準?？梢苑譃閮深悾合到y(tǒng)總線并行同步并行總線標準，包括PCI-X和Compact PCI；源同步并行總線標準，包括RapidIO，HyperTransport和其他類似的標準。但隨著芯片的性能提升，對帶寬的需求和更大的，多通道并行總線結(jié)構(gòu)滿足系統(tǒng)設(shè)計有限公司。并行接口約束：問題的干擾，信號偏移，串擾和直流偏置的代

24、碼，這些因素嚴重影響并行接口頻率的增加和增長傳輸距離。為了解決并行接口在數(shù)據(jù)傳輸時所面臨的限制問題，國內(nèi)外都將在高速串行接口電路更集中研發(fā)[2]。</p><p>　　1.2.1 LVDS相關(guān)介紹</p><p>　　LVDS（低電壓差分信號）是一個低擺幅差分信號技術(shù)，通過一對差分電路板線傳輸數(shù)據(jù)信號的振幅很小的使用，在兩個平行的差分信號線通過電流和電壓幅值的對比度，噪聲和耦合到兩條線，而

25、這種噪聲抵消。為了實現(xiàn)高速，長距離傳輸，和低振幅和低驅(qū)動電流輸出達到低噪聲、低功耗。</p><p>　　LVDS是在兩個標準的定義：一個是IEEE P1596.3，主要為SCI（可擴展的一致性接口），定義了LVDS的電氣特性，還定義了分組交換在SCI協(xié)議的編碼時間；另一個是ANSI/EIA/EIA-644，定義了LVDS主要電氣特性，以及655mbps和1.823gbps無損介質(zhì)理論極限速率的最大速率。在兩個標

26、準的指定和物理媒體的獨立性，這意味著只要介質(zhì)在指定的噪聲容限和歪斜容忍范圍內(nèi)發(fā)送信號到接收機，該接口可以正常的工作[3]。</p><p>　　LVDS具有許多優(yōu)點：①終端配備更方便；②低功耗；③有可靠性功能fail.safe；④成本低；⑤能夠高速傳輸。廣泛應(yīng)用于計算機，通信設(shè)備，消費類電子產(chǎn)品等。</p><p>　　圖1.1簡易LVDS圖示</p><p>　　

27、Fig 1.1 Simple LVDS Icon</p><p>　　圖1.1顯示了一個典型的LVDS接口，它是一個單一的模式，采用半雙工、多點配置也可以是必要的。每個連接點的差分對包括一個驅(qū)動器，連接單元和接收器。驅(qū)動器和接收器主要完成TTL和LVDS信號之間的轉(zhuǎn)換?；ミB單元包括一個電纜，PCB差由線對和一個匹配電阻。LVDS驅(qū)動器由一個驅(qū)動差分對電流源（3.60mA電流），LVDS接收器具有非常高的輸入阻抗，

28、因此驅(qū)動器輸出的電流大部分都是通過120Ω匹配，并產(chǎn)生約在接收機的輸入端352mV電壓。司機轉(zhuǎn)彎時，它改變流經(jīng)電阻的電流方向，從而有效的邏輯“1”和“0”狀態(tài)。低擺幅驅(qū)動信號來實現(xiàn)高速運算和減少功率消耗，差分信號提供適當?shù)脑肼暫凸拇蟠鬁p小電壓擺動。功率大大降低多接口驅(qū)動和接收一個單一的集成電路的集成允許。這提高了PCB板的效率，降低成本[4]。</p><p>　　無論LVDS傳輸介質(zhì)的使用是PCB線路的電纜，

29、必須采取措施防止媒體終端信號的反射，在同一時間，減少電磁干擾。LVDS需要相匹配的終端電阻介質(zhì)的使用（110 + 10Ω），循環(huán)的終止信號的電阻，應(yīng)盡量靠近接收器輸入的地方。</p><p>　　LVDS技術(shù)的應(yīng)用變得越來越普遍。在高速系統(tǒng)中，系統(tǒng)的背板互連電纜傳輸應(yīng)用中，驅(qū)動器，接收器，收發(fā)器，串行/解串器和其他技術(shù)的應(yīng)用也越來越廣泛。接口芯片供應(yīng)商也都在LVDS作為下一代基礎(chǔ)設(shè)施模塊互連移動電話基站之間的基本

30、結(jié)構(gòu)，支持，中央辦公室交換設(shè)備、網(wǎng)絡(luò)和計算機，工作站。</p><p>　　目前，國際上對LVDS及其相關(guān)產(chǎn)品 研究十分活躍，很多公司都已經(jīng)推出了多種LVDS產(chǎn)品，這些產(chǎn)品已廣泛 應(yīng)用在計算機和通訊領(lǐng)域里來解決高速數(shù)據(jù)傳輸瓶頸問題。</p><p>　　ADI公司（美國模擬元件公司），在開發(fā)的DSP器件具有基于接口的數(shù)據(jù)傳輸功能的LVDS技術(shù)的特點，使DSP器件具有在同類產(chǎn)品中的競爭力。從

31、SHARC系列TigerSHARC系列，從ADSP 2106x，從ADSP 2106X、ADSP-TS201到ADSP-TS10l，鏈路口繼續(xù)改善，從而提供了具有更高的數(shù)據(jù)傳輸速率的點對點的通信模式[5]。</p><p>　　1.2.2 CML概況</p><p>　　CML(Current Modc Logic)是ECL，LVDS低壓差分信號高速串行接口傳輸技術(shù)。該技術(shù)使用一個低電壓擺

32、動，驅(qū)動模式傳輸差分信號和電流，具有高速度，低噪音的優(yōu)點，低功耗和低成本等優(yōu)點。CML的串行數(shù)據(jù)傳輸速率在1Gbps的10Gbps，并通過信道綁定技術(shù)，制造工藝的改進方法，也能達到更高的速度。CML具有這些優(yōu)點，特別是超高的數(shù)據(jù)傳輸能力和應(yīng)用的需求大大增加，數(shù)據(jù)傳輸采用CML技術(shù)2.5Gbps的串行傳輸系統(tǒng)的速率[6]。</p><p>　　CML是一種高速點至點接口，它具有獨特的功能，它是接收機和發(fā)射機通常不需

33、要任何外部電阻，終端電阻通常是發(fā)射機和接收機內(nèi)部實現(xiàn)。CML和接口電路的典型的傳輸方式是形式的差異。</p><p>　　CML有兩個主要的傳輸連接：直流耦合(DC)，交流耦合(AC)，如下圖所示。當發(fā)射機和接收機使用相同的電源裝置，CML可用于直流耦合方式，不用任何附加裝置；當接收裝置的兩端與不同的功率，一般應(yīng)考慮交換耦合，耦合電容（注意，耦合電容是足夠大，以避免長期甚至0甚至1的情況下，接收端的差分電壓?。?。

34、</p><p>　　圖1.2直流耦合(DC)</p><p>　　Fig1.2 DC coupling (DC)</p><p>　　圖1.3交流耦合(AC)</p><p>　　Fig 1.3 AC coupling (AC)</p><p>　　因為CML高速數(shù)據(jù)傳輸能力，結(jié)構(gòu)簡單，所以在高速串行傳輸系統(tǒng)的收發(fā)信

35、機，一般采用CML結(jié)構(gòu)。目前，對CML及其相關(guān)產(chǎn)品開發(fā)國際的研究非?；钴S，許多公司都推出了各種利用CML作為傳輸接口產(chǎn)品。IBM開發(fā)了高速（高速SERDES）的IP核心，采用CML接口，可以從11.1gbps 2.5Gbps傳輸率。美國國家半導(dǎo)體公司和Ti對CML的科技公司也進行了深入的研究，根據(jù)不同的要求，開發(fā)了一系列CMLI/ O的芯片。如NSC發(fā)展ds25mb-200tsq，ds40mb-200sq接口芯片，ds42mb-200t

36、sq數(shù)據(jù)傳輸速率達到了2.51Gbps，4.1Gbps，4.23Gbps，隨著EQ50F100LR傳輸速率最高可以達到6.22gbps。TI公司ONE-T4201LD激光驅(qū)動器可以提供的數(shù)據(jù)傳輸速率為0.15gbp-4.5gbps[7]。</p><p>　　在Xilinx一直關(guān)注的高速串行通信，不僅推出滿足行業(yè)需求的高速串行內(nèi)核邏輯器件，而且還積極參與高速串行I/O各種開放標準。Xilinx公司以來的Viret

37、x-2 PRO系列開始，現(xiàn)在最先進的Viretx.5系列FPGA發(fā)展，通過嵌入式Rocket的I／O高速串行I／O模塊，已成功地使FPGA邏輯器件的變化從并行I／O I／O高速串行。Xilinx Rocket I／O的CML，五個可編程的輸出擺幅的CML輸出電壓V在800mv-1600mv的范圍[8]。</p><p>　　2 Virtex-5 FPGA設(shè)計原理和參數(shù)</p><p>　　

38、2.1 Virtex-5介紹</p><p>　　作為一個Xilinx FPGA的領(lǐng)先制造商，提供了極為豐富的FPGA產(chǎn)品系列，主要包括Virtex系列和Spartan系列。所有的產(chǎn)品都有自己的特點和優(yōu)勢，但總的來說，是一個高性能的FPGA的Virtex系列，Spanan系列屬于低成本。</p><p>　　Xilinx Virtex-5是世界上第一個65nm FPGA產(chǎn)品，基于創(chuàng)新的Ex

39、pressFabric架構(gòu)。FPGA包含多達20萬個邏輯單元，工作頻率可達560MHz，能耗降低35.3%，比以前的產(chǎn)品，在性能提高30%，45%體積減小，1.02V三柵氧化過程中使用，可靠性高，產(chǎn)品的設(shè)計更加靈活。</p><p>　　提供了4種Virtex-5系列的FPGA，LX，LXT的新平臺，使用新的560MHz時鐘技術(shù)的各個平臺，1.26Gbit/s的LVDS I/O和IP塊的性能優(yōu)化。其中，對于LX平

40、臺的高性能通用邏輯設(shè)計；與PCIExpress端點塊LXT平臺FPGA，以太網(wǎng)MAC塊和RocketIO GTP收發(fā)器接口模塊，適用于高速接口的場合；高性能的信號處理的SXT平臺；嵌入式處理器FXT平臺，嵌入式中的應(yīng)用Virtex-5系列FPGA 核心技[9]。</p><p>　　一、ChipSync介紹：</p><p>　　為了保證高速新一代設(shè)備之間數(shù)據(jù)的可靠傳輸，硬件設(shè)計人員使用同

41、步設(shè)計技術(shù)的源泉，使數(shù)據(jù)傳輸組件產(chǎn)生時鐘信號，并發(fā)送數(shù)據(jù)，這可以通過使用傳輸數(shù)據(jù)時鐘避免由于鐘鹽池和不同問題的數(shù)據(jù)。Virtex-5嵌入式SERDES硬件和可變延遲線（即idelay單元ilogic），片同步技術(shù)是這些資源來實現(xiàn)源同步接口的使用[10]。</p><p>　　Cllipsync技術(shù)通過使用嵌入式的SERDES，對總線接口的串行和并行的解決方案，可使千兆速率的高速串行IO和相對較低的頻率的FPGA協(xié)

42、同工作，串行IO傳輸可以在最高的速度進行，從而提高了系統(tǒng)性能，對普通邏輯的巨大的資源，在困難面前高速串行接口設(shè)計中使用的去除。</p><p>　　通過一個可變延遲線的使用cmpsync技術(shù)，消除了建立時間和保持時間的問題。因為數(shù)據(jù)和時鐘信號之間的偏移利用idelay元以彌補PCB布線，使設(shè)計者可以調(diào)整每個數(shù)據(jù)和時鐘路徑延遲（75ps步進），數(shù)據(jù)采集的實現(xiàn)。</p><p>　　二、XCI

43、TE AI/O終端技術(shù)（Active I/O terminal Tec）</p><p>　　提供一個控制終端阻抗匹配在FPGA（DCI），這種技術(shù)是XCITE活躍的I / O終端技術(shù)。高速PCB板設(shè)計，I/O終端實現(xiàn)阻抗匹配，以保持信號的完整性。傳統(tǒng)的方法是在PCB端點匹配電阻線，但大規(guī)模的FPGA使用數(shù)以百計的I / O和先進的包裝技術(shù)，外部終端電阻幾乎是不可能的。為了解決這個問題，所有的Virtex-5 I

44、/O結(jié)構(gòu)由第三代Xilinx的阻抗控制技術(shù)（XCITE）對活性的I / O終端，實現(xiàn)阻抗匹配。同時，積極的I / O終端電路還可以動態(tài)地消除由于工藝，電壓和驅(qū)動強度變化引起的溫度變化，提高設(shè)計的可靠性[11]。</p><p>　　三、Xesium計數(shù)器</p><p>　　Virtex-5具有時鐘資源豐富，包括32個時鐘輸入，32全局時鐘網(wǎng)絡(luò)，16 ~ 48本地時鐘網(wǎng)絡(luò)和8 ~ 24時鐘

45、帶。Xesium時鐘技術(shù)通過減少時鐘抖動，斜周期畸變和責任，它提供了許多的時鐘管理的特點，包括高達20的DCM，8相匹配的時鐘分頻器（PMCD）和32個全局時鐘緩沖。Xesium時鐘技術(shù)消除象限和緩沖區(qū)的限制，使布局更加方便，時鐘頻率可達550MHz。</p><p>　　四、RocketIO發(fā)送與接收器</p><p>　　Virtex-5 LXT FPGA RocketIO GTP 8

46、 ~ 24收發(fā)器，包括SONET OC-12，光纖通道支持，千兆以太網(wǎng)，PCI Express和極光10種高速串行IO。嵌入式RocketIO GTP的硬件模塊的使用，可大大簡化背板，線，開關(guān)的設(shè)計系統(tǒng)，服務(wù)器和存儲系統(tǒng)，工程師可以在很短的時間內(nèi)建立的芯片和電路板之間的高速連接，以提供電子系統(tǒng)所需的數(shù)據(jù)帶寬的一種新的時代[12]。</p><p>　　RocketIO技術(shù)包括一下幾點：</p>&l

47、t;p>　　● 千兆位收發(fā)器技術(shù)的可使用第三代技術(shù)； </p><p>　　● 提供了100Mbit/s到3.2gbit / s的工作范圍廣，支持多速率的應(yīng)用； </p><p>　　● 符合最廣泛的芯片，背板和光學裝置的標準和協(xié)議；</p><p>　　● 收發(fā)器達24個；</p><p>　　● 先進的TX / RX均衡技術(shù)

48、。</p><p>　　● 完整的串行I / O的解決方案。</p><p>　　五、DSP48E模塊</p><p>　　Virtex-5 FPGA的DSP的性能優(yōu)良，DSP48E塊可以在500MHz的頻率工作，和一個更大的FPGA（XC5VLX330T）最多可以有192 DSP48E塊，一般的數(shù)字信號處理能力的105gmacs能達到驚人，讓設(shè)計者可以很方便地處

49、理各種設(shè)計挑戰(zhàn)，數(shù)字信號處理，如中間頻率和基帶下變頻信道數(shù)目龐大，3G擴頻系統(tǒng)的碼片速率處理128倍和高分辨率的H.264、MPEG-4編解碼算法。</p><p>　　該DSP48E塊是一個多功能的，粗糙的DSP，使設(shè)計者可以有效地提高基于FPGA的DSP系統(tǒng)強大的功能。支持超過40種動態(tài)控制運行方式的DSP48E塊，包括乘法器，MAC，MAC / 3輸入加法器，減法器，桶形移位器，多總線多路復(fù)用器，各種計數(shù)器

50、、比較器。DSP48E塊支持加法鏈結(jié)構(gòu)，可以有效地進行高性能濾波器和復(fù)雜的算術(shù)運算。</p><p>　　六、嵌入式以太網(wǎng)媒體訪問控制器（MAC）模塊</p><p>　　Virtex-5 LXT FPGA包括一個內(nèi)置的以太網(wǎng)連接，具有多達4個以太網(wǎng)媒體訪問控制器（MAC）模塊。</p><p>　　MAC模塊 性能簡介如下：</p><p>

51、;　　符合V3.E 802標準</p><p>　　三態(tài)EMAC-10／101Mbit/s模式，1001Mbit／s模式，10／101／l001Mbit/s模式</p><p>　　可編程的物理層接口（MⅡ、RGM、GMIIⅡ、SGMⅡ）</p><p>　　可以實現(xiàn)無縫連接的RocketIO收發(fā)器</p><p>　　每次最多可以存儲180

52、0個邏輯單元</p><p>　　適用于網(wǎng)絡(luò)管理或FPGA遠程監(jiān)測</p><p>　　可以提供完整的RocketIO收發(fā)器</p><p>　　2.2 FPGA 設(shè)計方法</p><p>　　一般來說，完整的FPGA設(shè)計流程包括RTL設(shè)計輸入，功能仿真，優(yōu)化，布局，時序分析，時序仿真，并下載調(diào)試測試這幾個階段，如圖2.1所示[ 13 ]。&

53、lt;/p><p>　　圖2.1 FPGA設(shè)計流程圖</p><p>　　Fig 2.1 FPGA design flow chart</p><p>　　熟悉FPGA的設(shè)計流程，在設(shè)計過程中的靈活應(yīng)用，可以加快工程進度，提高發(fā)展質(zhì)量。</p><p>　　2.3 Xilinx FPGA 相關(guān)軟件介紹</p><p>　　

54、使用ISE Xilinx FPGA的，是必不可少的設(shè)計工具。ISE FPGA可以完成所有的開發(fā)過程，包括輸入，仿真，設(shè)計合成，布局，生成的點文件，配置和在線調(diào)試，非常強大。對于大多數(shù)的FPGA設(shè)計者，你可以使用ISE完成設(shè)計任務(wù)。</p><p>　　ISE是一個集成開發(fā)環(huán)境，結(jié)合實際的大量工具，包括HDL編輯器(HDLEditor)，出口核能發(fā)電機（CORE Generator System），約束編輯器（Co

55、nstraints Editor)，靜態(tài)時序分析工具（Static Timing Analyzer），布局規(guī)劃工具（FloorPlanner），F(xiàn)PGA編輯工具（FPGA Editor）和功耗分析工具（XPower），這些工具可以幫助設(shè)計師完成設(shè)計任務(wù)，或提高工作效率。</p><p>　　在FPGA設(shè)計中，除了使用ISE軟件的大部分功能，也可用于第三方仿真工具——ModelSim和Xilinx公司提供在線邏輯分

56、析儀的工具_cllipscope Pro。在這里，兩個軟件，并使用在ISE法相結(jié)合做了簡單的介紹。</p><p>　　2．3．1 Modelsim軟件</p><p>　　雖然ISE還提供了仿真工具ModelSim自身的發(fā)展，但最常用的仿真工具的FPGA設(shè)計行業(yè)，在ModelSim仿真工具的設(shè)計經(jīng)驗，仿真速度會更快，而且還提供了功能更齊全。</p><p>　　M

57、odelsim是一個獨立的ModelSim仿真工具，它不需要其他軟件輔助工作時間。在ISE軟件集成開發(fā)環(huán)境Modelsim仿真軟件的接口，通過從ISE集成環(huán)境接口直接啟動Modelsim仿真工具。如果你想從ISE集成開發(fā)環(huán)境開始進行直接的工具，需要注意以下內(nèi)容：</p><p>　　ISE創(chuàng)建的項目屬性，使用modelsiin作為仿真工具修改設(shè)置，并且需要正確設(shè)置進行安裝路徑</p><p&g

58、t;　　加入ISE的源代碼和編譯</p><p>　　ISE測試夾具和測試臺波形工具的使用提供電流設(shè)計測試模板（Testbench），增加激勵的設(shè)計和測試模板</p><p>　　2.3.2 ChipScope Pro軟件介紹</p><p>　　ChipScope Pro提供片上邏輯分析儀功能的FPGA調(diào)試，它類似于傳統(tǒng)邏輯分析儀的功能，具有這種優(yōu)勢，可以觀察到任

59、何信號在FPGA，F(xiàn)PGA調(diào)試帶來極大的便利，觸發(fā)條件，數(shù)據(jù)的寬度和深度的設(shè)置也很方便，在實際工作中得到了廣泛的應(yīng)用。</p><p>　　Xilinx Chipscope Pro可用于FPGA調(diào)試的全系列產(chǎn)品，它僅使用軟件與JTAG電纜信號分析。ChipScope Pro的主要功能是通過JTAG端口，在線，實時讀出信號的FPGA實現(xiàn)。的基本原則是ChipScope Pro FPGA和BLOCKRAM內(nèi)部邏輯的使

60、用，根據(jù)用戶設(shè)定的觸發(fā)條件將信號保存BLOCKRAM，然后發(fā)送到計算機通過JTAG端口，并顯示在計算機屏幕上的時間波形。</p><p>　　ChipScope Pro使用方法如下：</p><p>　　一般來說，當用戶需要實例化ChipScope Pro兩種核的設(shè)計：一是邏輯分析儀系統(tǒng)的集成（ILA核心，集成控制器核分析儀的核心），提供觸發(fā)采集和跟蹤功能；二是核集成控制器（圖標核心，集成

61、控制器為核心，負責核心和ILA）邊界掃描端口通信，一個圖標核心可以連接到1 ~ 15個核心。ChipScope Pro，ILA核心根據(jù)用戶設(shè)定的觸發(fā)條件捕獲數(shù)據(jù)，然后在圖標核心控制，對計算機通過邊界掃描端口上傳，并給出用ChipScope Pro分析儀的信號波形。</p><p>　　ChipScope Pro包括三種類型：ChipScope Pro Core Generator、ChipScope Pro Co

62、re Inserter和ChipScope Pro Analyzer。</p><p>　　ChipScope Pro兩種方法：</p><p>　　第一個是ChipScope Pro核心與發(fā)電機和ChipScope Pro分析儀的應(yīng)用。首先利用ChipScope Pro核心發(fā)生器來產(chǎn)生所需的IP，輸出的HDL文件的結(jié)果，它描述了核心的定義和接口（沒有內(nèi)部的細節(jié)）；然后根據(jù)信息核實情況來設(shè)

63、計自己的用戶，同時需要觀察的信號連接到IP端口，然后綜合，布局布線，下載等操作，F(xiàn)PGA的運行可以觀察ChipScope Pro分析儀波形。</p><p>　　第二是ChipScope Pro核心的插件和ChipScope Pro分析儀的應(yīng)用。這種方法比較簡單，在全面的代碼設(shè)計，利用ChipScope Pro芯插件直接進入的IP核，然后綜合，布局，下載操作，術(shù)后觀察ChipScope Pro FPGA中的波形分

64、析儀。</p><p>　　由于第二種方法是容易改變和掌握，所以后面部分的邏輯分析線的第二直接進入IP核的方法。3 TS201鏈接口設(shè)計與實現(xiàn)</p><p>　　3.1 TS20l鏈接口簡介</p><p>　　ADSP TS201和ADSP TSL101比較，最明顯的環(huán)節(jié)的改善。的ADSP TS201鏈路組成一個單一的終端連接到LVDS差分連接模式，通過準雙向口

65、完全變?yōu)殡p向通信鏈路時鐘，也可以在連接口中實現(xiàn)時鐘速率，導(dǎo)致更高的速度比的ADSP TSL101鏈接，更高的數(shù)據(jù)吞吐量，高可靠性。的ADSP TS201有四個獨立的全雙工鏈路，提供了一種快速，為處理器的內(nèi)部或外部數(shù)據(jù)傳輸獨立的通信機制，它在系統(tǒng)之間通信的方法提供了一種陣列的點，也可以互相使用相同的I / O設(shè)備通信協(xié)議。</p><p>　　在本文中，本章的內(nèi)容，這是通過在Xilinx的FPGA仿真鏈路協(xié)議，從而

66、實現(xiàn)ADSP ts20l和Virtex-5 XC5VLX50T之間的高速數(shù)據(jù)傳輸，在仿真設(shè)計，必須首先對TS201的鏈接結(jié)構(gòu)的內(nèi)容，通信協(xié)議有一個清晰的了解，從而做出正確的在FPGA的仿真設(shè)計。</p><p>　　3.1.1 ADSPTS201鏈路口結(jié)構(gòu)</p><p>　　每個鏈接ts20l有兩個獨立的通道可以同時運行，發(fā)射通道和接收通道，它是全雙工模式。如圖3.1所示，TS201的鏈

67、接結(jié)構(gòu)，每個環(huán)節(jié)包括一個發(fā)射器和接收器兩部分。兩個緩沖區(qū)的傳輸信道，和接收緩沖區(qū)三，渠道包括lbuftxx，lbufrxx和RX臨時緩沖區(qū)是128位的高速緩存，和移位寄存器是不能通過軟件。</p><p>　　圖3.1 TS201鏈路口結(jié)構(gòu)</p><p>　　Fig 3.1 TS201 link structure</p><p>　　在實際傳輸TS201的鏈接結(jié)

68、構(gòu)，接收過程：ADSP TS201的鏈路發(fā)送緩沖寄存器寫入完成數(shù)據(jù)傳輸，從接收緩沖寄存器讀取數(shù)據(jù)，完成數(shù)據(jù)的接收。只要發(fā)送移位寄存器是空的，都寫的發(fā)送緩沖區(qū)的數(shù)據(jù)將被復(fù)制到發(fā)送移位寄存器，然后發(fā)送。只有當接收移位寄存器為空，或接收緩沖區(qū)有足夠的空間來接收從移位寄存器接收全4話接收數(shù)據(jù)時，接收只允許輸入的數(shù)據(jù)。</p><p>　　連鎖經(jīng)營是最理想的交叉口控制直接從接收緩沖區(qū)的數(shù)據(jù)移動。如果接收緩沖區(qū)已滿，然后將數(shù)

69、據(jù)復(fù)制到一個臨時的接收緩沖區(qū)，等待接收緩沖區(qū)為空，那么數(shù)據(jù)到接收從臨時接收緩沖區(qū)。接收器通過lxacko信號來控制數(shù)據(jù)流，當lxacko高，該接收機可以接收數(shù)據(jù)，如果lxacko低，只有最多四個字符為2組（256位的數(shù)據(jù)）。</p><p>　　鏈路口部分 引腳定義如下表所示：</p><p>　　表3.1 (a)鏈路口發(fā)送通道</p><p>　　Tab 3.1(

70、a) Linkport transmission channel pinout</p><p>　　表3．1(b)鏈路口接收通道</p><p>　　Tab 3.1 (b) Link receiving channel pinout</p><p>　　3.1.2 ADSP TS201鏈路口通信協(xié)議</p><p>　　鏈路端口通信，無論是傳

71、輸或接收，可以是1或4位的數(shù)據(jù)總線，控制3控制信號。1鏈路口用針lxdatiop / N和lxdato0p / N為數(shù)據(jù)傳輸。</p><p>　　每個鏈路口有2個獨立 通道可以同時通信，發(fā)送通道發(fā)出數(shù)據(jù)到外設(shè)，接收通道從外設(shè)讀入數(shù)據(jù)。如圖3.2所示。</p><p>　　圖3.2通信協(xié)議時序圖</p><p>　　Fig.3.2 Link-port communi

72、cation protocol sequence diagram</p><p>　　鏈路端口通信協(xié)議如下：</p><p>　　第一數(shù)據(jù)（1或4）總是鏈路時鐘（lxclkoutp）上升到發(fā)送；</p><p>　　最終數(shù)據(jù)（1或4）總是鏈路時鐘（lxclkoutp）下降沿傳輸；</p><p>　　停止lxclkoutp較低時；</p

73、><p>　　至少每4字的傳輸（128位）。如果你使用4位的模式傳輸鏈路口需要16個時鐘周期，如果我需要64個時鐘周期模式傳輸鏈路口。以上介紹是這個最基本通信協(xié)議，如果加上LxACKI和LxBCMPO控制信號，則在上述協(xié)議基礎(chǔ)上加上一些控制。</p><p>　　當lxacki檢測到高水平，意味著接收緩沖區(qū)是空的，傳輸信道初始化。第一數(shù)據(jù)的第一個上升沿有效lxclkoutp，最后的數(shù)據(jù)在時鐘的

74、下降沿之前發(fā)送鏈接。</p><p>　　當可變傳輸數(shù)據(jù)長度，發(fā)送者lxbcmpo信號接收數(shù)據(jù)塊傳輸已經(jīng)完成。當接收鏈路標識信息，通知DMA通道的數(shù)據(jù)塊傳輸完成。然后，DMA通道無論計數(shù)器是不是已經(jīng)完成，和數(shù)據(jù)塊傳輸操作的實現(xiàn)。在下游的第一lxclkoutp傳播的最后一個4字lxbcmpo信號增加，指示塊傳輸完成。在相同的4個詞的lxclkoutp復(fù)位高下降沿結(jié)束。但在協(xié)議是lxbcmpo信號使用，發(fā)送控制寄存器

75、的LTC板在tbcmpe位控制。</p><p>　　3.2 FPGA與TS20l 硬件連接及可行性分析</p><p>　　在TS201鏈路口設(shè)計的FPGA仿真，需要連接到電路板，DSP鏈路口部分和FPGA，并在后期的調(diào)試。把下面的連接圖及注意事項進行了：</p><p>　　圖3.3 FPGA與DSP連接關(guān)系</p><p>　　Fig

76、3.3 FPGA and DSP hardware connection</p><p>　　ADSP TS201鏈是時鐘的LVDS高速數(shù)據(jù)端口交叉鎖，LVDS是單端傳輸速度越高的比例，傳輸距離遠差分信號標準。在接收機技術(shù)要求增加在FPGA端100終端電阻，作為調(diào)用差分LVDS模塊的結(jié)果，自動與100歐姆匹配，所以不要在電路圖中加上一個額外的終端電阻的需要。在印刷電路板的連接要注意匹配的問題，以確保所有的數(shù)據(jù)和

77、時鐘線具有相同的延遲。單端信號（lxacki，lxacko，lxbcmpi和lxbcmpo）線不嚴格要求的PCB，但延遲時間應(yīng)密切與差分信號。</p><p>　　從時鐘以下，水平和FPGA仿真設(shè)計的可行性。</p><p>　　時鐘實現(xiàn)了PGA為發(fā)送端，不需要特殊的時鐘頻率的限制，只需要限制，這是不超過TS201內(nèi)核的最快速度。FPGA作為接收端，只需要用DSP環(huán)節(jié)配合發(fā)送時鐘速度。接口

78、傳輸電路ts20l可以提供DSP核心時鐘L 1.5，2，或4的頻率。在NEX 5 FPGA，xesium時鐘技術(shù)可以提供多種時鐘管理技術(shù)，通過調(diào)用時鐘管理模塊可以在接收端接收DSP鏈路口的傳輸頻率的時鐘。</p><p>　　差動級實現(xiàn)———Xilinx FPGA通過調(diào)用ibufds，ibufgds，obufds和obufgds實現(xiàn)LVDS電平標準。Virtex-5 I / O與電氣設(shè)計規(guī)范根據(jù)EIA/TIA L

79、VDS，以便于系統(tǒng)和電路板設(shè)計，可建立基于LVI DSP和FPGA之間的通信標準差s_25水平）。和Virtex-5差分單端模塊，自動與100歐姆的終端電阻，從而減少了外接電阻。</p><p>　　接口數(shù)據(jù)通信使用DDR數(shù)據(jù)速率（雙倍數(shù)據(jù)速率）的傳輸模式，雙數(shù)據(jù)率，在鏈路時鐘的上升沿和下降沿數(shù)據(jù)鎖存器和驅(qū)動。因為Virtex-5 FPGA邏輯和時間資源豐富，同時發(fā)送模塊和接收模塊，可以方便的實現(xiàn)雙數(shù)據(jù)速率，滿足

80、接口數(shù)據(jù)格式，具體見下一節(jié)。</p><p>　　3.3 FPGA仿真設(shè)計</p><p>　　利用FPGA和ADSP ts20l連接，連接的數(shù)據(jù)通信，是ADSP TS201的典型應(yīng)用。鏈路端口通信有其自己的通信協(xié)議，F(xiàn)PGA電路只需要進行與連接端口通信協(xié)議，按照設(shè)計，可以實現(xiàn)與FPGA通信鏈路端口。因為有了獨立的ADSP TS201的鏈路發(fā)送和接收通道，因此相應(yīng)的FPGA也需要采用不同的

81、接收電路和發(fā)射電路。在本文中，接口數(shù)據(jù)傳輸使用4位模式。</p><p>　　3.3.1 FPGA發(fā)送設(shè)計</p><p><b>　　一、發(fā)送結(jié)構(gòu)設(shè)計</b></p><p>　　接口傳輸模塊邏輯電路主要由兩部分組成：發(fā)送模塊和發(fā)送緩沖器模塊。發(fā)送模塊主要是用ADSP TS201 LINK口接收通道連接和時鐘，數(shù)據(jù)打包。緩沖器模塊配合發(fā)送模塊

82、的緩沖數(shù)據(jù)，與其他模塊與FPGA的連接和數(shù)據(jù)傳輸功能的實現(xiàn)。電路結(jié)構(gòu)如下圖所示：</p><p>　　圖3.4發(fā)送設(shè)計框圖</p><p>　　Fig 3.4 Send the chain intersection design diagram</p><p>　　鏈路傳輸模塊主要實現(xiàn)DDR數(shù)據(jù)，DDR與時鐘合成和可選的錯誤檢測和控制功能[14]。</p>

83、;<p>　　DDR數(shù)據(jù)。鏈路口的8位并行數(shù)據(jù)Data[7：O]傳輸數(shù)據(jù)，被送往4 DDR模塊的數(shù)據(jù)輸入，在時鐘傳輸0比特3 ~上升沿，沿傳輸4比特~下降7，即每一個時鐘周期內(nèi)完成一個字節(jié)的數(shù)據(jù)傳輸。</p><p>　　時鐘生成。發(fā)送時鐘90度相位時鐘txclk90 DDR模塊的時鐘輸入，發(fā)送時鐘使clockoe作為數(shù)據(jù)輸入，產(chǎn)生穩(wěn)定的不連續(xù)的時鐘，以滿足對時鐘和時鐘數(shù)據(jù)鏈路協(xié)議的時序關(guān)系需求。&

84、lt;/p><p>　　錯誤檢查。使能信號tvere，選擇錯誤檢查模塊的使用。在16個連續(xù)的時鐘周期（128位）的8位并行數(shù)據(jù)被傳送的積累，和用于校驗和字節(jié)的低8位的積累，在第十七個時鐘周期發(fā)送校驗和清晰的積累，在第十八時鐘發(fā)送空字節(jié)。16字節(jié)傳送的數(shù)據(jù)是唯一的txdata，校驗字節(jié)的CSUM，空字節(jié)共同構(gòu)成的接口發(fā)送數(shù)據(jù)。</p><p>　　接口傳輸緩沖模塊由兩部分組成：發(fā)送緩沖區(qū)和傳輸控

85、制單元。</p><p>　　發(fā)送緩沖區(qū)主要完成模擬鏈路口與FPGA內(nèi)部的數(shù)據(jù)寬度和速率匹配。通過調(diào)用異步FIFO來實現(xiàn)這一功能，不對稱。</p><p>　　傳輸控制單元主要是用來控制傳送緩沖器FIFO的讀寫控制，基于lxacki傳輸鏈路口的工作狀態(tài)，并按照先進先出的，相應(yīng)的lxbcmpo。由于TS201鏈路協(xié)議的規(guī)定，為128位的數(shù)據(jù)傳輸單元。所以每次發(fā)送前檢查的緩沖區(qū)和lxacki狀

86、態(tài)，如果沒有128位的數(shù)據(jù)需要發(fā)送或lxacki為低的緩沖液，該鏈路口停止工作，時鐘信號為低；否則，鏈路口開始發(fā)送數(shù)據(jù)的128。</p><p><b>　　二、發(fā)送技術(shù)實現(xiàn)</b></p><p>　　發(fā)送模塊設(shè)計是控制時鐘和數(shù)據(jù)的關(guān)鍵，并確保它們之間的相位關(guān)系，即兩個DDR模塊生成和相互相匹配。要實現(xiàn)這一功能是使用了FPGA的關(guān)鍵內(nèi)設(shè)有180度的獨立雙數(shù)據(jù)速率時鐘

87、D觸發(fā)器一二相位差（fddrrse）。該fddrrse模塊具有復(fù)位輸入R的一組輸入的時鐘使能輸入，CE，兩組數(shù)據(jù)和D0和C0和C1的時鐘，D1，和一個數(shù)據(jù)輸出是否發(fā)送數(shù)據(jù)，發(fā)送時鐘和txclknot高數(shù)據(jù)，和數(shù)據(jù)的低；隨著時鐘，該txclk90not和clockoe，txclk90為低[15]。</p><p>　　時鐘使用鏈路傳輸模塊，發(fā)送時鐘，txclknot，txclk90和txclk90not是DCM模塊

88、提供了。為66米板輸入時鐘，通過全局時鐘引腳接入DCM后，鏈接發(fā)送時鐘的需要和時鐘相位變換，從而保證傳輸數(shù)據(jù)和時鐘的穩(wěn)定性的方法。</p><p>　　發(fā)送緩沖區(qū)只需要調(diào)用X和慷慨，出口核產(chǎn)生所需的FIFO。但應(yīng)注意到傳輸鏈路和FPGA內(nèi)部邏輯之間的連接問題，例如內(nèi)部的數(shù)據(jù)寬度，和內(nèi)部時鐘頻率的使用。</p><p>　　傳輸控制單元，控制邏輯是由Verilog總是模塊實現(xiàn)，在總的模塊，通

89、過各種各樣的狀態(tài)變換實現(xiàn)FIFO讀寫使能和各種控制信號的變化。</p><p><b>　　三、仿真測試</b></p><p>　　在XC5VLX50T函數(shù)模擬傳動鏈路口，輸出的8位并行數(shù)據(jù)data_for_tx通過DDR模塊發(fā)送緩沖區(qū)，通過轉(zhuǎn)換，0bufds，輸出所需的差分數(shù)據(jù)和差分時鐘。從功能仿真圖，可以看到發(fā)送鏈接完成的功能是正確的。</p>&

90、lt;p>　　圖3.5發(fā)送鏈路口功能仿真圖</p><p>　　Fig 3.5 Send link functional simulation</p><p>　　下圖顯示的布局，圖形仿真接口定時發(fā)送，從圖中可以看到，布局布線，時鐘和數(shù)據(jù)通信稍移，但不影響功能的實現(xiàn)。</p><p>　　圖3.6發(fā)送鏈路口布局布線后時序仿真</p><p&

91、gt;　　Fig 3.6 Simulation timing transmission chain intersection after the wiring layout</p><p>　　3.3.2 FPGA接收設(shè)計</p><p>　　一、接收鏈路口的設(shè)計結(jié)構(gòu)</p><p>　　鏈路接收模塊的邏輯電路主要由兩部分組成：接收模塊和接收緩沖模塊。接收模塊用于A

92、DSP ts20l和鏈路傳輸通道接口，時鐘，數(shù)據(jù)包處理。接收緩沖區(qū)模塊用于將接收模塊的緩沖數(shù)據(jù)，與其他模塊與FPGA的連接和數(shù)據(jù)傳輸功能的實現(xiàn)。電路結(jié)構(gòu)如下圖所示的[16]：</p><p>　　圈3 7接收鏈路口設(shè)計框圖</p><p>　　Fig.3.7 Receive chain intersection design diagram</p><p>　　鏈路

93、接收模塊主要用于實現(xiàn)DDR數(shù)據(jù)接收和可選的糾錯控制等。</p><p>　　DDR數(shù)據(jù)。鏈路口的8位并行數(shù)據(jù)Data[7：O]傳輸數(shù)據(jù)，被送往4 DDR模塊的數(shù)據(jù)輸入，在時鐘傳輸0比特3 ~上升沿，沿傳輸4比特~下降7，即每一個時鐘周期內(nèi)完成一個字節(jié)的數(shù)據(jù)傳輸。</p><p>　　錯誤檢查。選擇錯誤檢查模塊的使用，16個連續(xù)的時鐘周期的8位并行數(shù)據(jù)接收數(shù)據(jù)（RXDATA）輸出到接收緩沖區(qū)

94、，并計算16個周期的數(shù)據(jù)添加本地校驗。計算出的校驗和比較收到的8位數(shù)據(jù)第十七次，如果比較結(jié)果相同，那么錯誤標志低電流128位的接收的數(shù)據(jù)是正確的；否則err_flag在高層次上，報告處理模塊。</p><p>　　接收緩沖區(qū)主要完成模擬鏈路口與FPGA內(nèi)部的數(shù)據(jù)寬度和速率匹配。通過調(diào)用異步FIFO來實現(xiàn)這一功能，不對稱。</p><p>　　接收控制單元主要是用來控制傳送緩沖器FIFO的讀

95、寫，并根據(jù)FIFO的現(xiàn)狀，給出了lxacko水平的變化。由于TS201鏈路協(xié)議的規(guī)定，ACK信號為低電平，接收鏈路仍能繼續(xù)接受256位數(shù)據(jù)。所以應(yīng)該接收緩沖區(qū)的實時檢測，如果緩沖區(qū)無法繼續(xù)接受256位的數(shù)據(jù)，然后lxacko信號變?yōu)榈碗娖?，表示接收緩沖區(qū)的“全”，DSP發(fā)送者不能繼續(xù)發(fā)送數(shù)據(jù)；否則，DSP信號保持高水平，使DSP發(fā)送端發(fā)送數(shù)據(jù)。</p><p><b>　　二、接收鏈路技術(shù)</b&

96、gt;</p><p>　　關(guān)鍵接收模塊的設(shè)計是基于接口接收協(xié)議數(shù)據(jù)傳輸，并根據(jù)不連續(xù)的鏈路口時鐘給接收緩沖區(qū)的讀寫控制標志。要實現(xiàn)這一功能是對兩級數(shù)據(jù)接收緩沖區(qū)使用的關(guān)鍵組裝和保存。</p><p>　　鏈路協(xié)議發(fā)送數(shù)據(jù)的接口，時鐘的上升沿和下降沿4位數(shù)據(jù)同時傳輸，鏈傳動是至少在這128位的數(shù)據(jù)，所以在寬度數(shù)據(jù)緩沖模塊raml6x1d打8深度為16位1bit。然后統(tǒng)一的本地時鐘local

97、_clk讀出的數(shù)據(jù)存儲。</p><p>　　第二接收緩沖區(qū)生成只需要調(diào)用IP核Xilinx，產(chǎn)生所需的FIFO。但要注意之間的接收與FPGA內(nèi)部邏輯鏈連接的連接問題，例如內(nèi)部的數(shù)據(jù)寬度，和內(nèi)部時鐘頻率的使用。按照先進先出的旗幟標志位，有效地給lxacko變化。</p><p>　　接收控制單元的設(shè)計點，這是有效的數(shù)據(jù)讀寫控制。在這個模塊，主要是基于不連續(xù)的鏈路口時鐘沒有設(shè)計，以確定在有效

98、的讀寫操作。</p><p>　　三、接收鏈路口仿真測試</p><p>　　XC5VLX50T模擬在接收鏈交叉功能。接收模塊通過ibufds輸入差分轉(zhuǎn)換數(shù)據(jù)和時鐘為單端數(shù)據(jù)和時鐘。通過兩級緩沖機制將接收接口協(xié)議數(shù)據(jù)拼接，造成8位并行數(shù)據(jù)RXDATA，和RXDATA和鏈接的價值直接接收數(shù)據(jù)是相同的。從功能的模擬，我們可以看到接收鏈路口的功能是正確的。</p><p>

99、;<b>　　圖3 8功能仿真圖</b></p><p>　　Fig 3.8 Receiving linkport simulation diagram</p><p>　　對于鏈在接收部分，實際測試需要調(diào)試和DSP相匹配，DSP鏈路來發(fā)送數(shù)據(jù)，F(xiàn)PGA模擬接收部分。在實際的測試中，連接多發(fā)4e4e4e4e和e4e4e4e4數(shù)據(jù)，ChipScope軟件是用來捕獲的實際

100、結(jié)果[18]。</p><p><b>　　圖3 9在線分析圖</b></p><p>　　Fig 3.9 Analysis diagram logic received online link </p><p><b>　　3.4實際硬件調(diào)試</b></p><p>　　3.4.1高速鏈路端口硬件

101、調(diào)試方案</p><p>　　實際的硬件設(shè)計方案，利用回路調(diào)試，即ts20l第一發(fā)送模塊發(fā)送的時鐘和數(shù)據(jù)，F(xiàn)PGA鏈接收數(shù)據(jù)，將發(fā)送緩沖區(qū)有著內(nèi)在的聯(lián)系，然后通過FPGA傳輸模塊傳送到外部的DSP，由DSP接收外部ts20l。然后發(fā)送數(shù)據(jù)和接收數(shù)據(jù)接收模塊，F(xiàn)PGA的啟動環(huán)節(jié)，將存儲在接收緩沖器的數(shù)據(jù)；然后開始FPGA路段和交叉口，高速鏈的FPGA設(shè)計。DSP通過DMA接口通信方式，通過發(fā)送緩沖區(qū)和DSP接收緩沖

102、區(qū)的數(shù)據(jù)，因此實際的硬件測試。實際操作過程如下所示：</p><p>　　圖3.10鏈路口硬件調(diào)試說明圖</p><p>　　Fig 3.10 Link of hardware debugging illustration</p><p>　　3.4.2實際硬件調(diào)試中 注意事項</p><p>　　一、FPGA注意事項</p>

103、<p>　　在實際的硬件連接，除了相應(yīng)的引腳的FPGA部分連接的步行板對應(yīng)于DSP引腳的線，還要特別注意分配鏈交叉時鐘管腳。最好的時鐘信號分配到bank4 Bank3和全局時鐘引腳，所以做的時鐘線將通過全局時鐘網(wǎng)絡(luò)，獲得更好的穩(wěn)定性。</p><p>　　此外，在FPGA仿真接收鏈路功能，要求的接收時鐘和數(shù)據(jù)的一部分，以確保接收鏈路時鐘能正確的樣本數(shù)據(jù)。</p><p>　　時序

104、約束部分 程序如下：</p><p>　　‘NET “l(fā)x_clkin_p” TNM_NET = lx_clkin_p;</p><p>　　‘TIMESPEC TS_lx_clkin_p = PERIOD “l(fā)x-clkin_p” 115.5MHz HIGH 50%;</p><p>　　‘NET “l(fā)x_clkin_n” TNM_NET = lx_clkin_n

105、;</p><p>　　‘TIMESPEC TS_lx_clkin_p = PERIOD “l(fā)x-clkin_n”TS_lx_clkin_p PHASE 4.329 ns HIGH 50%;</p><p>　　‘OFFSET = IN 2 ns valid 3.5 ns BEFORE “l(fā)x_clkin_p”;</p><p><b>　　二、DSP注意

106、事項</b></p><p>　　部分DSP鏈路口是自動初始化后，啟動電源復(fù)位，沒有額外的軟件控制。但當DSP與FPGA的連接，并在某些情況下，系統(tǒng)可以完成自動初始化函數(shù)，并且需要在DSP軟件初始化鏈接。</p><p>　　在接收部分DSP鏈，如果你想復(fù)位后正常使用，需要一個初始化的握手信號一般。但在通用DSP與DSP直接互連系統(tǒng)，是完成初始化函數(shù)西李引腳，的結(jié)束初始化這個引

107、腳釋放塊完成標志后。當DSP與FPGA和DSP接收，銷不再完整的初始化任務(wù)，因此系統(tǒng)必須通過軟件初始化。</p><p>　　軟件的初始化是通過改變接收控制寄存器lrctlx相應(yīng)的功能實現(xiàn)。在這里，它是功能介紹：</p><p>　　如果 REN=1，鏈路接收部分可以，但強制初始化鏈接是禁止的。</p><p>　　如果 REN =0， RINIF=0，鏈路接收部分