100進(jìn)制同步計(jì)數(shù)器設(shè)計(jì)

1、課程名稱(chēng) 課程名稱(chēng):可編程邏輯器件應(yīng)用 可編程邏輯器件應(yīng)用實(shí)驗(yàn)名稱(chēng)： 實(shí)驗(yàn)名稱(chēng)：100進(jìn)制同步計(jì)數(shù)器設(shè)計(jì) 進(jìn)制同步計(jì)數(shù)器設(shè)計(jì)專(zhuān)業(yè)班級(jí)：姓名： 專(zhuān)業(yè)班級(jí)：姓名：—學(xué)號(hào)： 學(xué)號(hào)：_實(shí)驗(yàn)日期： 實(shí)驗(yàn)日期：一、實(shí)驗(yàn)?zāi)康模?實(shí)驗(yàn)?zāi)康模?、 掌握計(jì)數(shù)器的原理及設(shè)計(jì)方法；2、 設(shè)計(jì)一個(gè)0~100的計(jì)數(shù)器；3、 利用實(shí)驗(yàn)二的七段數(shù)碼管電路進(jìn)行顯示；二、實(shí)驗(yàn)要求： 實(shí)驗(yàn)要求：1、 用VHDL語(yǔ)言進(jìn)行描寫(xiě)；2、 有計(jì)數(shù)顯示輸出；3、 有清零端和計(jì)數(shù)使能端；

2、三、實(shí)驗(yàn)結(jié)果： 實(shí)驗(yàn)結(jié)果：1. VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;PACKAGE my_pkg ISComponent nd2 --或門(mén)PORT (a,b: IN STD_LOGIC;c: OUT STD_LOGIC);END Component;Component led_decoderPORT (din:in std_logic_vector(3 downto 0 );--

3、四位二進(jìn)制碼輸入 seg:out std_logic_vector(6 downto 0));--輸出 LED 七段碼END Component;R1,G1,R2,G2,R3,G3,R4,G4:OUT STD_LOGIC; --紅綠燈信號(hào)輸出GAO,DI:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)--倒計(jì)時(shí)輸出);END Component;END my_pkg;LIBRARY IEEE;USE IEEE.S

4、TD_LOGIC_1164.ALL;USE work.my_pkg.ALL;--打開(kāi)程序包ENTITY Demo3 ISPORT (CRl:IN STD_LOGIC;ENl:IN STD_LOGIC;CLKIN: IN STD_LOGIC;LEDLOW,LEDHIGH: OUT STD_LOGIC_VECTOR(6 downto 0));END Demo3;ARCHITECTURE behv OF Demo3 ISSIGNAL CLKT

5、EMP: STD_LOGIC; --定義中轉(zhuǎn)信號(hào)SIGNAL LEDLOWTEMP,LEDHIGHTEMP:STD_LOGIC_VECTOR(3 downto 0);BEGINu1:freq_div PORT MAP(CLKIN,CLKTEMP); --位置關(guān)聯(lián)方式u2:CNT60 PORTMAP(CR=>CRl,EN=>ENl,CLK=>CLKTEMP,OUTLOW=>LEDLOWTEMP,OUTHIGH=&g