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文檔簡介
1、<p><b> 實訓(xùn)報告</b></p><p> 課程名稱: EDA設(shè)計 </p><p> 學(xué)生姓名: </p><p> 學(xué) 號:
2、 </p><p> 專業(yè)班級: 計算機軟件 </p><p> 2013年10 月29 日</p><p> 學(xué)生姓名: 學(xué) 號: 專業(yè)班級: </p><p> 實訓(xùn)類型:□ 驗證 □ 綜合 √ 設(shè)計 □ 創(chuàng)
3、新 實訓(xùn)日期: 10.9.6—10.9.14 實驗成績: </p><p><b> 一、實訓(xùn)項目名稱</b></p><p> 通過原理圖方法以及Verilog HDL語言進行編程兩種方法實現(xiàn)24進制計數(shù)器。</p><p><b> 二、實訓(xùn)目的</b></p><p>
4、 1.熟練掌握Quartus II軟件的使用。</p><p> 2.熟練掌握在QuartusII平臺上用原理圖或者Verilog HDL語言進行電路設(shè)計的方法。</p><p> 3.學(xué)會用例化語句對EDA電路設(shè)計中頂層電路進行描述。</p><p><b> 三、實訓(xùn)要求</b></p><p> 熟悉仿真
5、開發(fā)軟件Quartus II的使用;</p><p> 根據(jù)功能要求,用原理圖或文本輸入方式完成設(shè)計;</p><p> 用Quartus II做波形仿真調(diào)試;</p><p> 下載至EDA試驗儀調(diào)試設(shè)計。</p><p> 四、實訓(xùn)基本原理(附源程序清單,原理圖、RTL圖)</p><p> 一、通過Ve
6、rilog HDL語言編程方法程序清單:</p><p> module ls161(Q,RCO,D,ET,EP,LOAD,CLR,CLK);</p><p> output [3:0] Q;</p><p> output RCO;</p><p> input [3:0]D;</p><p> input
7、 LOAD,ET,EP,CLR,CLK;</p><p> reg [3:0]Q;</p><p><b> wire EN;</b></p><p> assign EN = ET&EP;</p><p> always @(posedge CLK or negedge CLR)</p>
8、<p><b> begin </b></p><p><b> if(!CLR)</b></p><p> Q = 4'b0000;</p><p> else if(!LOAD)</p><p><b> Q = D;</b>&l
9、t;/p><p> else if(EN)</p><p><b> begin</b></p><p><b> if(Q==9)</b></p><p><b> Q = 0;</b></p><p><b> else</b&
10、gt;</p><p><b> Q = Q+1;</b></p><p><b> end</b></p><p><b> end</b></p><p> assign RCO = ((Q==4'b1001)&EN)?1:0;</p>
11、<p><b> endmodule</b></p><p> module XS7D(DIN,DOUT);</p><p> input [3:0]DIN;</p><p> output [6:0]DOUT;</p><p> reg [6:0] DOUT;</p><p&g
12、t; always @(DIN)</p><p><b> begin</b></p><p><b> case(DIN)</b></p><p> 0:DOUT = 7'b1000000;</p><p> 1:DOUT = 7'b1111001;</p>
13、<p> 2:DOUT = 7'b0100100;</p><p> 3:DOUT = 7'b0110000;</p><p> 4:DOUT = 7'b0011001;</p><p> 5:DOUT = 7'b0010010;</p><p> 6:DOUT = 7'b0000
14、010;</p><p> 7:DOUT = 7'b1111000;</p><p> 8:DOUT = 7'b0000000;</p><p> 9:DOUT = 7'b0010000;</p><p><b> endcase</b></p><p><b
15、> end</b></p><p><b> endmodule</b></p><p> module COUNT24(QL,QH,CLK,RRCO);</p><p> output [6:0] QL,QH;</p><p> output RRCO;</p><p&g
16、t; input CLK;</p><p> wire [3:0] Q1,Q2;</p><p> wire RCOL,RCOH,RRCO,LOADL,LOADH,EN,LOAD;</p><p> wire [3:0]D1,D2;</p><p> wire VCC,GND;</p><p> assig
17、n D1 = 4'b0000,D2 = 4'b0000,VCC = 1,GND = 0;</p><p> ls161 u1(.Q(Q1),.RCO(RCOL),.D(D1),.ET(VCC),.EP(VCC),.LOAD(LOAD),.CLR(VCC),.CLK(CLK));</p><p> ls161 u2(.Q(Q2),.RCO(RCOH),.D(D2),.ET
18、(EN),.EP(EN),.LOAD(LOADH),.CLR(VCC),.CLK(CLK));</p><p> XS7D u8(.DIN(Q1),.DOUT(QL));</p><p> XS7D u9(.DIN(Q2),.DOUT(QH));</p><p> nand u3(LOADL,Q1[3],Q1[0]);</p><p>
19、 nand u4(LOADH,Q2[1],Q1[0],Q1[1]);</p><p> not u5(EN,LOADL);</p><p> and u6(LOAD,LOADL,LOADH);</p><p> not u7(RRCO,LOADH);</p><p><b> endmodule</b><
20、/p><p><b> 仿真結(jié)果:</b></p><p><b> 二、原理圖方法實現(xiàn)</b></p><p><b> 仿真結(jié)果:</b></p><p> 五、主要儀器設(shè)備、軟件及耗材</p><p> 安裝有QuartusII的電腦一臺。&
21、lt;/p><p><b> 六、實訓(xùn)步驟</b></p><p> 1.按照課本或者資料提供的24進制計數(shù)器的電路原理圖在QuartusII平臺上按照原理圖仿真的方法畫出原理圖,進行編譯仿真,觀看仿真結(jié)果。</p><p> 2.對仿真結(jié)果所得出的波形圖進行分析,看輸出波形是否與我們設(shè)計要求相符合。</p><p>
22、 3.按照波輸出結(jié)果與設(shè)計需要差對代碼或者原理圖進行調(diào)試。</p><p> 4.調(diào)試程序知道輸出波形與設(shè)計需要波形完全吻合說明設(shè)計成功了,保存工程文件。</p><p> 5.嘗試用原理圖以及編輯代碼兩種方式進行設(shè)計達到相同的設(shè)計需要。</p><p> 七、調(diào)試過程及處理結(jié)果</p><p> 調(diào)試過程中,發(fā)現(xiàn)采用原理圖法輸出結(jié)
23、果并不是24進制的計數(shù)器輸出的波形,經(jīng)過檢查是由于芯片引腳接反了,改正引腳揭發(fā)后輸出結(jié)果完全正確。輸出波形為24進制波形圖。</p><p> 八、思考討論題或體會或?qū)Ω倪M實驗的建議</p><p> 實驗過程中通過采用原理圖法以及vhdl語言編輯代碼兩種方法實現(xiàn)一個24進制計數(shù)器,觀察輸出波形,得到正確的輸出結(jié)果,以及在實驗過程中遇到問題自己的調(diào)試過程,使得我們更加熟練的掌握了Qua
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