基于FPGA的FIR數(shù)字濾波器的研究.pdf

1、數(shù)字信號處理技術(shù)可以應(yīng)用于許多領(lǐng)域，F(xiàn)IR數(shù)字濾波器在數(shù)字信號處理中起到很關(guān)鍵的作用，它主要由串行、并行、并行流水線及并行流水線DA算法結(jié)構(gòu)實現(xiàn)。串行結(jié)構(gòu)是由一個乘法單元和一個加法單元來完成數(shù)據(jù)處理，結(jié)構(gòu)簡單，但存在數(shù)據(jù)延遲和系統(tǒng)電路時鐘工作頻率偏低的缺點；并行結(jié)構(gòu)是由多個乘法器和多個加法器來完成數(shù)據(jù)的快速處理，但硬件電路資源消耗多；并行流水線結(jié)構(gòu)是在并行結(jié)構(gòu)的基礎(chǔ)上加入隔離寄存器，增加了硬件資源的消耗；DA算法結(jié)構(gòu)是基于查表實現(xiàn)，其加

2、法器硬件資源消耗相對較多。因此，為了解決硬件資源消耗與電路時鐘工作頻率的矛盾，在原有結(jié)構(gòu)不變的基礎(chǔ)上實現(xiàn)FIR數(shù)字濾波器，通過對它們的乘法單元和加法單元硬件電路進行優(yōu)化改進，使得其硬件電路資源消耗更少，速度更快，系統(tǒng)電路時鐘工作頻率更高。
　　FIR數(shù)字濾波器的實現(xiàn)原理是將輸入信號與系統(tǒng)脈沖響應(yīng)進行線性卷積。為了降低FIR數(shù)字濾波器的硬件消耗和提高系統(tǒng)電路時鐘工作頻率，在FPGA平臺上實現(xiàn)了不同結(jié)構(gòu)、不同算法的FIR數(shù)字濾波器硬件

3、電路，并進行了有針對性的乘法單元和加法單元的改進。對串行、并行及并行流水線結(jié)構(gòu)采用本文設(shè)計的修正Booth算法12x13位乘法器和超前進位加法器，在原有結(jié)構(gòu)不變的基礎(chǔ)上對其硬件資源消耗和工作頻率進行優(yōu)化；對并行流水線DA算法加法樹結(jié)構(gòu)的FIR數(shù)字濾波器采用超前進位加法器，進一步提高系統(tǒng)電路時鐘工作頻率。
　　在FPGA平臺得到了優(yōu)化的FIR數(shù)字濾波器，其意義在于研究乘法器和加法器對系統(tǒng)硬件消耗和電路時鐘工作頻率的影響，并對不同結(jié)構(gòu)

4、的乘法器和加法器硬件電路如何優(yōu)化提出指導性的建議。通過大量的實驗數(shù)據(jù)，對改進結(jié)構(gòu)進行硬件資源消耗和電路時鐘工作頻率影響做了深入細致的研究分析，發(fā)現(xiàn)對不同算法、不同結(jié)構(gòu)的FIR數(shù)字濾波器，其改進方案各有特點。在串行結(jié)構(gòu)基礎(chǔ)上，應(yīng)對乘法器的硬件電路改進，有利于減少硬件資源消耗和提高系統(tǒng)電路時鐘工作頻率；在并行結(jié)構(gòu)的基礎(chǔ)上，應(yīng)對加法器改進，避免對乘法器改進，有利于提高系統(tǒng)電路時鐘工作頻率；在并行流水線結(jié)構(gòu)基礎(chǔ)上，應(yīng)對加法器進行改進，有利于減少

5、系統(tǒng)硬件資源消耗；在并行流水線DA算法結(jié)構(gòu)的基礎(chǔ)上，應(yīng)對加法器進行改進，有利于提高系統(tǒng)電路時鐘工作頻率。
　　綜上所述本文重點通過采用改進12x13位乘法器和加法器硬件電路，對不同算法、不同結(jié)構(gòu)的FIR數(shù)字濾波器進行了優(yōu)化改進，使得改進后的FIR數(shù)字濾波器在硬件資源消耗上更少，系統(tǒng)電路時鐘工作頻率上更高。同時在實際應(yīng)用中，利用上述結(jié)果能夠幫助設(shè)計者在FIR數(shù)字濾波的設(shè)計中，對不同算法、不同結(jié)構(gòu)進行快速選型，大大縮短設(shè)計周期，同時能