基于FPGA的高速串行數(shù)據(jù)采集及恢復(fù)技術(shù)研究.pdf

1、隨著高速串行通信系統(tǒng)的急速發(fā)展，對(duì)數(shù)據(jù)進(jìn)行正確、高效地接收及恢復(fù)變得極為重要。過(guò)采樣型時(shí)鐘數(shù)據(jù)恢復(fù)電路具有結(jié)構(gòu)簡(jiǎn)單、功耗較低的特點(diǎn)，隨著工藝尺寸的減小，過(guò)采樣型時(shí)鐘數(shù)據(jù)恢復(fù)電路相對(duì)于其他時(shí)鐘數(shù)據(jù)恢復(fù)電路結(jié)構(gòu)，如被廣泛應(yīng)用的基于PLL型結(jié)構(gòu)逐漸顯示出兩大優(yōu)勢(shì)：過(guò)采樣型時(shí)鐘數(shù)據(jù)恢復(fù)電路無(wú)時(shí)鐘相位反饋回路，相位鎖定速度快；過(guò)采樣型時(shí)鐘數(shù)據(jù)恢復(fù)電路中有大量數(shù)字單元，面積小、成本低且系統(tǒng)便于移植。這些優(yōu)勢(shì)使過(guò)采樣型時(shí)鐘數(shù)據(jù)恢復(fù)電路在高速低功耗應(yīng)用

2、領(lǐng)域逐漸受到設(shè)計(jì)者的青睞。本文基于Xilinx7系列FPGA平臺(tái)，對(duì)過(guò)采樣型時(shí)鐘數(shù)據(jù)恢復(fù)電路的系統(tǒng)架構(gòu)和關(guān)鍵模塊單元進(jìn)行了深入的研究和分析，并針對(duì)1Gbps LVDS信號(hào)設(shè)計(jì)了一個(gè)高速串行數(shù)據(jù)采集及恢復(fù)系統(tǒng)。
　　本研究分析了各種時(shí)鐘數(shù)據(jù)恢復(fù)電路的基本結(jié)構(gòu)，主要包括反饋相位跟蹤型、過(guò)采樣型和突發(fā)模式型。根據(jù)對(duì)電路結(jié)構(gòu)的分析和實(shí)際應(yīng)用平臺(tái)，選取了過(guò)采樣型時(shí)鐘數(shù)據(jù)恢復(fù)電路結(jié)構(gòu)作為系統(tǒng)的基本架構(gòu)。根據(jù)傳統(tǒng)過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)電路的原理，提

3、出了設(shè)計(jì)所需的算法，包括過(guò)采樣算法，邊沿檢測(cè)算法和數(shù)據(jù)恢復(fù)算法。完成算法設(shè)計(jì)后著重研究了如何使用Xilinx7系列FPGA實(shí)現(xiàn)上述算法。本文設(shè)計(jì)的高速串行數(shù)據(jù)采集及恢復(fù)系統(tǒng)針對(duì)的是1Gbps高速串行數(shù)據(jù)，由于硬件平臺(tái)的速率限制，傳統(tǒng)的過(guò)采樣結(jié)構(gòu)無(wú)法在FPGA平臺(tái)上實(shí)現(xiàn)。因此根據(jù)算法設(shè)計(jì)，將采樣時(shí)鐘和輸入數(shù)據(jù)分別做復(fù)制和相移操作，利用兩路具有相位差的采樣時(shí)鐘對(duì)復(fù)制后的兩路數(shù)據(jù)進(jìn)行過(guò)采樣，并設(shè)計(jì)數(shù)據(jù)恢復(fù)模塊實(shí)時(shí)跟蹤系統(tǒng)的抖動(dòng)情況，選擇最優(yōu)采

4、樣值。根據(jù)本文設(shè)計(jì)，采樣時(shí)鐘頻率只需達(dá)到500MHz就可以實(shí)現(xiàn)對(duì)1Gbps輸入信號(hào)的4X過(guò)采樣，大大降低了過(guò)采樣電路對(duì)硬件平臺(tái)的運(yùn)行速度要求。最后，在ISE開(kāi)發(fā)平臺(tái)中將HDL語(yǔ)言進(jìn)行綜合，得到系統(tǒng)的RTL級(jí)結(jié)構(gòu)。并使用多種類型的輸入信號(hào)對(duì)整個(gè)系統(tǒng)進(jìn)行仿真驗(yàn)證。在仿真結(jié)果正確后，通過(guò)映射、布局布線、管腳分配等工作生成位流文件，將設(shè)計(jì)下載至 FPGA中。最后通過(guò)對(duì)實(shí)際信號(hào)的采集及恢復(fù)驗(yàn)證系統(tǒng)的功能。仿真及測(cè)試結(jié)果表明：在輸入信號(hào)速率達(dá)到1G