高精度多相時鐘發(fā)生器研究與設(shè)計.pdf

1、當(dāng)今時代集成電路技術(shù)和科學(xué)技術(shù)飛速壯大，模擬信號與數(shù)字信號彼此的要求更加嚴格，不僅僅是在轉(zhuǎn)換運行速度上，而且覆蓋其精度與集成度。但是，數(shù)字電路與模擬電路在工藝上的不兼容對集成電路發(fā)展造成重大阻礙，并且隨著電源電壓的降低，工藝尺寸大幅度減小，給集成電路產(chǎn)業(yè)帶來巨大的挑戰(zhàn)。不可避免的高要求下，急需設(shè)計高性能的時鐘發(fā)生器來迎合市場產(chǎn)業(yè)鏈需求。
　　本文介紹了延遲鎖相環(huán)的基本結(jié)構(gòu)，工作原理；等效延遲鎖相環(huán)小信號模型分析；并且對噪聲和抖動對

2、時鐘的影響進行詳細的分析。同時本文詳細介紹了延遲鎖相環(huán)電路，對校正思想及結(jié)構(gòu)進行深入的分析，其中包括De lta-S igma調(diào)制器構(gòu)成的小數(shù)分頻器；延遲鎖相環(huán)主要子電路分析及其作用。通過對延遲鎖相環(huán)的研究，設(shè)計一款高精度多相時鐘發(fā)生器電路。為了消除死區(qū)現(xiàn)象以及滿足高頻信號，采用動態(tài)鑒相鑒頻器結(jié)構(gòu)；改善電荷泵結(jié)構(gòu)電流失配問題，運用基于軌對軌運放的抑制電流型電荷泵結(jié)構(gòu)；提出的基于質(zhì)數(shù)采樣思想的時鐘校正電路，改善延遲誤差校正方案，實現(xiàn)各相時

3、鐘之間的延遲誤差優(yōu)化改善，優(yōu)化系統(tǒng)性能。在180nm BiC MOS工藝下對所設(shè)計的電路進行了仿真和驗證。仿真結(jié)果顯示，在625MHz時鐘輸入下，在鎖定時參考時鐘與反饋時鐘相位差為381.3fs。當(dāng)抑制電流型電荷泵輸出電壓在0.25~1.5 V的范圍內(nèi)變化時，充放電電流失配約為0.07％。多相時鐘發(fā)生器帶校正電路仿真顯示，多相時鐘的相位延遲誤差從最大的71ps降低到2ps以下，校正效果達到97%，從而實現(xiàn)高精度多相時鐘輸出。在1.8V電