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文檔簡介
1、上海大學碩士學位論文CMOSPLL時鐘發(fā)生器的研究和設計姓名:余建軍申請學位級別:碩士專業(yè):微電子學與固體電子學指導教師:汪東旭20070201上海大學碩士學位論文ABSTRACTThecontinuingdevelopmentofdigitaltelevisionandcommunicationtechnologyincreasinglyimpmv囂therequirementsforthefrequencystabilityfreq
2、uencyrange,spectrumpurityandthenumberofoutput五iequencyThereforethefrequencysynthesistechnologyhasbeenwildlyusedthesedaysTheresearchsubjectofthispapertheclockgeneratorintendedtobeusedinnetworkdevicesandTVsettop,hasthecons
3、iderablemarketvalueFurthermorethechallengingdesigntaskandpromisingmarketsharealsomakethefrequencysynthesizeroneofthepopularresearchsubjectsTheclockgeneratorwhichwaspresentedinthispaperanddesignedusing035umCMOStechnologyo
4、utputsixfrequenciessuchas133MHZ,100MHz,66MHz,50MHz,33MHzand25MHzThereferencefrequencyWas25MHzTwoDFFwereemployedinthephasefrcquencydetectorandadelayunitWasinsertedintotheresettinglooptoeliminatethedeadzoneinPFDThechargepu
5、mp,biasedbyareferencecurrentsourccandawideswingcurrentmirrorchargedordischargedthecapacitorwiththestablecurrentof30uAThefactorssuchasthechargesharingtheclockfeedthroughandthemismatchofcurrentwerethoroughlyconsideredinthi
6、sdesignAlotofmeasureswcl“eadoptedtoimprovetheperformanceofchargepump,forinstancethereplacementofswitchtransistorswithtrausmissiongatesandthereplacementofsinglesignaldrivingthechargepumpwiththecomplementarysignalsofUPandD
7、NHelpedwiththetoolsofMatlab/Simulinkthepoleandzeroofthe2“orderLPFinthisdesignwerecarefullyandpromptlysettomakethephasemarginofPLLsystemgreaterthan60degreeComposedofthedifferentialdelaystageswithpositivefeedbackloops,theR
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