一種3.125gbs串行信號(hào)時(shí)鐘數(shù)據(jù)恢復(fù)電路研究與設(shè)計(jì)

1、 密 級(jí) 桂林電子科技大學(xué) 碩 士 學(xué) 位 論 文 題目一種 3.125Gb/s 串行信號(hào)時(shí)鐘數(shù)據(jù)恢復(fù)電路研究與設(shè)計(jì) （英文） （英文） Research and Design of a 3.125Gb/s Serial Signal Clock and Data Recovery Circuit 研 究 生 學(xué) 號(hào): 10202150

2、6 研 究 生 姓 名: 黃 勝 指導(dǎo)教師姓名、職務(wù) 指導(dǎo)教師姓名、職務(wù): 段吉海（教授） 申 請(qǐng) 學(xué) 位 門 類: 工學(xué)碩士 學(xué)科、專 學(xué)科、專 業(yè) 名 稱: 微電子學(xué)與固體電子學(xué) 提 交 論 文 日 期: 2013

3、年 4 月 論 文 答 辯 日 期: 2013 年 6 月 摘 要 I 摘 要 RapidIO 是一種高性能的互連體系結(jié)構(gòu)和技術(shù)標(biāo)準(zhǔn)。它的應(yīng)用場(chǎng)合十分廣泛。時(shí)鐘數(shù)據(jù)恢復(fù)（CDR: Clock and Data Recovery）電路是 RapidIO 系統(tǒng)的關(guān)鍵電路，它的性能很大程

4、度上決定了串行通信的性能，因此，對(duì)時(shí)鐘數(shù)據(jù)恢復(fù)（CDR）電路的研究與設(shè)計(jì)是十分必要的。 本文簡要介紹了 RapidIO 串行通信的標(biāo)準(zhǔn)和協(xié)議，并對(duì) PLL 結(jié)構(gòu)的 CDR 設(shè)計(jì)的難點(diǎn)和指標(biāo)進(jìn)行了分析。在對(duì)分析常用的 CDR 電路結(jié)構(gòu)后，提出一種全速率、帶外參考環(huán)的結(jié)構(gòu)。在 CDR 設(shè)計(jì)過程中，需要對(duì)鎖相環(huán)的基本原理、線性模型及設(shè)計(jì)流程進(jìn)行系統(tǒng)的理解。 在相關(guān)的理論分析的基礎(chǔ)上，以高速串行信號(hào)傳輸應(yīng)用為背景，針對(duì) SMIC 0.18μmC

5、MOS 工藝，以提高 CDR 系統(tǒng)的性能為目標(biāo)，具體的工作主要體現(xiàn)以下幾點(diǎn)： 1. 壓控振蕩器（VCO）是設(shè)計(jì) CDR 的關(guān)鍵電路。論文提出和設(shè)計(jì)了環(huán)形和電感電容兩種不同結(jié)構(gòu) VCO，并在此基礎(chǔ)上采用了環(huán)形結(jié)構(gòu) VCO 作為 CDR電路的振蕩模塊。 這種環(huán)形結(jié)構(gòu)的 VCO 具有較低的相位噪聲、 較寬的調(diào)諧范圍。 2. 采用雙環(huán)結(jié)構(gòu)電路形式，設(shè)計(jì)了一種面向 RapidIO 應(yīng)用的 3.125Gb/s CDR。CDR 電路包括高速數(shù)據(jù)鑒相器

6、，電荷泵，壓控振蕩器，鑒頻鑒相器，分頻器，鎖定檢測(cè)器，帶隙基準(zhǔn)源等電路。 3. 基于 SMIC 0.18μmCMOS 工藝，利用對(duì)稱匹配方法，完成了 CDR 電路各個(gè)模塊的版圖及后仿真。 最后，采用 cadence 的 Spectre 仿真工具對(duì) CDR 單個(gè)模塊進(jìn)行仿真，單個(gè)模塊仿真完成后， 提取整體電路的網(wǎng)表， 并編寫出相應(yīng)的 Hspice 激勵(lì)文件進(jìn)行系統(tǒng)仿真。系統(tǒng)后仿真結(jié)果如下：在電源電壓為 1.8V，輸入為 3.125Gbps