基于fpga的數(shù)據(jù)采集系統(tǒng)設(shè)計

1、第1頁共33頁基于基于FPGAFPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計的數(shù)據(jù)采集系統(tǒng)設(shè)計摘要隨著計算機科學和芯片制造工藝的飛速發(fā)展，數(shù)據(jù)采集、處理和傳輸這三大信息技術(shù)基礎(chǔ)相互促進，推動著數(shù)字系統(tǒng)向著大容量、小體積、高速度的方向發(fā)展。FPGA憑借其靈活性、適應(yīng)性和可重構(gòu)性使得這一趨勢成為現(xiàn)實。目前，結(jié)合高速ADC和大容量存儲器，以單片F(xiàn)PGA為核心控制與處理芯片的數(shù)字系統(tǒng)成為研究的熱點。本課題以Altera公司的CycloneⅡ系列FPGA為平臺，設(shè)計

2、實現(xiàn)一個單路采樣頻率為1MHz的信號采集系統(tǒng)，并將采集到的數(shù)據(jù)存儲在SRAM存儲器中。FPGA通過對AD7492采樣頻率的控制以實現(xiàn)數(shù)據(jù)的采集及存儲。本設(shè)計用硬件描述語言VHDL編寫程序并對電路進行了功能仿真。實驗結(jié)果表明該測試系統(tǒng)運行良好，具有一定的可用性。關(guān)鍵詞關(guān)鍵詞：FPGA，數(shù)據(jù)采集，數(shù)據(jù)存儲，VHDL，SRAM第3頁共33頁據(jù)采集系統(tǒng)的好壞主要取決于采樣速度和精度等。在保證精度的情況下要盡可能提高采樣速率，以滿足實時采集、實時

3、處理和實時控制對速度的要求。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)，通常采用單片機或DSP作為主要控制模塊，控制ADC、存儲器和其他外圍電路的工作[2]。隨著數(shù)據(jù)采集對速度性能的要求越來越高，傳統(tǒng)采集系統(tǒng)的弊端就越來越明顯。單片機的時鐘頻率較低且需用軟件實現(xiàn)數(shù)據(jù)采集，這使得采集速度和效率降低，此外軟件運行時間在整個采樣時間中也占很大的比例。而FPGA（現(xiàn)場可編程門陣列）有單片機無法比擬的優(yōu)勢。FPGA時鐘頻率高，內(nèi)部延時小，全部控制邏輯由硬件完成，速度快、

4、效率高[3]。數(shù)字信號處理是以數(shù)字形式對信號進行采集、變換、濾波、估值、增強、壓縮、識別等處理，從而得到符合需要的信號形式[4]。針對不同的應(yīng)用場合數(shù)字信號處理可采用不同的設(shè)備實現(xiàn)，比如計算機或?qū)Ｓ锰幚砥?，工業(yè)控制等領(lǐng)域常常采用專用處理器實現(xiàn)。目前常用的專用處理器有兩種實現(xiàn)方式:使用信號處理器DSP通過軟件編程實現(xiàn)；應(yīng)用現(xiàn)場可編程門陣列FPGA實現(xiàn)。利用軟件編程雖然有很大的靈活性，但DSP所有指令的執(zhí)行時間均是單周期，而且受到串行指令流

5、的限制，每個時鐘周期所作的有用操作數(shù)有限，難以實現(xiàn)高速大規(guī)模運算。例如在多路數(shù)據(jù)采集和處理系統(tǒng)中要滿足實時處理就需要多個處理器并行處理，成本高，而且單片DSP的處理速度也受限?，F(xiàn)代大容量、高速度的FPGA采用硬件描述語言VHDL實現(xiàn)整個系統(tǒng)[5]，允許設(shè)計人員利用并行處理技術(shù)實現(xiàn)高速信號處理算法，并且只需單個處理器就能通過模塊化設(shè)計實現(xiàn)所期望的性能，很好的解決了上述矛盾[6]。隨著信號采集與處理系統(tǒng)速度的提高，系統(tǒng)對與之匹配的存儲器和總

6、線接口也提出了更高的要求，因此在系統(tǒng)設(shè)計時需要綜合考慮各方面，針對不同的應(yīng)用領(lǐng)域和要求結(jié)合模擬信號特性選擇最適合的處理器、存儲器和總線接口方式。目前，高速信號采集及處理算法理論已日趨成熟，但具體實現(xiàn)方法仍有待進一步研究。FPGA憑借其在數(shù)據(jù)采集控制和信號處理方面的高性能和便于系統(tǒng)集成、易擴展等優(yōu)勢受到廣大信號處理工程師的關(guān)注。把現(xiàn)代信號對實時處理的要求和FPGA設(shè)計的靈活性相結(jié)合起來，實現(xiàn)并行算法與硬件結(jié)構(gòu)的優(yōu)化配置，提高信號處理速度已