基于fpga的多路數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

1、1草魚(yú)基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)草魚(yú)設(shè)計(jì)題目草魚(yú)基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)草魚(yú)草魚(yú)設(shè)計(jì)要求草魚(yú)介紹了一種基于FPGA的多路數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方案，鯉魚(yú)描述了系統(tǒng)的主要組成及FPGA的實(shí)現(xiàn)方法，鯉魚(yú)并用VHDL語(yǔ)言設(shè)計(jì)的狀態(tài)機(jī)在QuanusⅡ發(fā)軟件中進(jìn)行真。草魚(yú)該系統(tǒng)在通用數(shù)據(jù)采集系統(tǒng)的基礎(chǔ)上，鯉魚(yú)增加數(shù)據(jù)編碼模塊，鯉魚(yú)將多路數(shù)據(jù)組合為一路進(jìn)行存儲(chǔ)；pk采用批處理數(shù)據(jù)方式，鯉魚(yú)減少數(shù)據(jù)編碼次數(shù)，鯉魚(yú)加快數(shù)據(jù)處理速度。草

2、魚(yú)草魚(yú)草魚(yú)設(shè)計(jì)作用及目的草魚(yú)針對(duì)基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的要求，鯉魚(yú)先對(duì)EDA技術(shù)和VHDL語(yǔ)言進(jìn)行學(xué)習(xí)，鯉魚(yú)然后研究數(shù)據(jù)采集中的關(guān)鍵問(wèn)題，鯉魚(yú)并且實(shí)現(xiàn)用FPGA控制數(shù)據(jù)采集系統(tǒng)地設(shè)計(jì)。草魚(yú)草魚(yú)草魚(yú)設(shè)計(jì)所用設(shè)備及軟件草魚(yú)嵌入式處理器、pkFPGA軟件、pk有QuanusⅡ仿真軟件的計(jì)算機(jī)草魚(yú)草魚(yú)五、pk系統(tǒng)設(shè)計(jì)草魚(yú)5.1系統(tǒng)總體設(shè)計(jì)及原理草魚(yú)系統(tǒng)的總體結(jié)構(gòu)如圖51所示。草魚(yú)在符合奈奎斯特采樣定理的條件下，鯉魚(yú)外界的模擬信號(hào)頻率要小

3、于采樣模塊采樣頻率的12。草魚(yú)如果還有高頻分量的話，鯉魚(yú)可以讓外界的模擬信號(hào)經(jīng)過(guò)一個(gè)低通濾波器濾除高頻分量后輸入到AD轉(zhuǎn)換芯片TLC5510中[1]。草魚(yú)經(jīng)過(guò)AD轉(zhuǎn)換器后不僅時(shí)間離散化了，鯉魚(yú)而且幅度也離散化，鯉魚(yú)即x(n)。草魚(yú)由FPGA中的采樣控制器控制TLC5510的采樣，鯉魚(yú)將采集到的信號(hào)鎖存在FPGA的內(nèi)部存儲(chǔ)器RAM中，鯉魚(yú)然后控制RAM中的數(shù)據(jù)輸出到DA轉(zhuǎn)換器，鯉魚(yú)DA轉(zhuǎn)換器每隔一個(gè)時(shí)鐘取出一次y(n)，鯉魚(yú)隨之在DA轉(zhuǎn)換

4、器的保持電路中將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)，鯉魚(yú)這些信號(hào)在時(shí)間點(diǎn)上的幅度應(yīng)等于序列y(n)中相應(yīng)數(shù)碼所代表的數(shù)值大小。草魚(yú)若最后輸出的信號(hào)具有不符合條件的高頻分量，鯉魚(yú)則還要通過(guò)一個(gè)模擬濾波器，鯉魚(yú)濾除不需要的高頻分量，鯉魚(yú)平滑成所需的模擬輸出信號(hào)y(t)，鯉魚(yú)以完成信號(hào)的采集。草魚(yú)根據(jù)FPGA在系統(tǒng)中的功能，鯉魚(yú)可將其模塊分為AD采樣控制模塊、pk數(shù)據(jù)存儲(chǔ)模塊和DA控制3D1～D8:數(shù)據(jù)輸出端口。草魚(yú)D1為數(shù)據(jù)最低位，鯉魚(yú)D8位最高位；p

5、k草魚(yú)OE：pk輸出使能端。草魚(yú)當(dāng)OE位低時(shí)，鯉魚(yú)D1～D8數(shù)據(jù)有效；pk因?yàn)橄到y(tǒng)中D1～D8端口的數(shù)據(jù)在整個(gè)仿真過(guò)程中都有效，鯉魚(yú)所有OE始終設(shè)置為低電平；pk草魚(yú)草魚(yú)VDDA：pk模擬電路工作電源；pk草魚(yú)VDDD：pk數(shù)字電路工作電源；pk草魚(yú)此系統(tǒng)中使用FPGA來(lái)控制AD采樣，鯉魚(yú)包括將采得的數(shù)據(jù)存入FIFO（FPGA內(nèi)部FIFO存儲(chǔ)速率可達(dá)10ns），鯉魚(yú)整個(gè)采樣周期需要4至5個(gè)狀態(tài)即可完成。草魚(yú)若FPGA的時(shí)鐘頻率為100M

6、Hz，鯉魚(yú)則從一個(gè)狀態(tài)向另一狀態(tài)轉(zhuǎn)換的時(shí)間為一個(gè)時(shí)鐘周期，鯉魚(yú)不到單片機(jī)的采樣周期的千分之一。草魚(yú)[2]草魚(yú)草魚(yú)草魚(yú)草魚(yú)草魚(yú)草魚(yú)草魚(yú)草魚(yú)圖53草魚(yú)草魚(yú)FPGA控制控制TLC5510圖示圖示草魚(yú)草魚(yú)如圖53所示，鯉魚(yú)FPGA控制TLC5510實(shí)現(xiàn)了將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)的過(guò)程。草魚(yú)其中，鯉魚(yú)TLC5510轉(zhuǎn)換好的數(shù)據(jù)將存到FPGA的內(nèi)部存儲(chǔ)器中等待處理。草魚(yú)草魚(yú)TLC5510是以流水線的工作方法進(jìn)行工作。草魚(yú)它在每一個(gè)周期都啟動(dòng)一次采樣

7、，鯉魚(yú)完成一次采樣；pk每次啟動(dòng)采樣是在CLK的下降沿進(jìn)行，鯉魚(yú)不過(guò)采樣轉(zhuǎn)換結(jié)果的輸出在2.5個(gè)CLK周期后，鯉魚(yú)將送到內(nèi)部數(shù)據(jù)總線上。草魚(yú)將輸出延時(shí)Tdd計(jì)入，鯉魚(yú)從采樣到輸出需經(jīng)過(guò)2.5TclkTdd。草魚(yú)對(duì)于需要設(shè)計(jì)的從采樣控制器，鯉魚(yú)可以認(rèn)為，鯉魚(yú)每加一個(gè)采樣CLK周期，鯉魚(yú)AD就會(huì)輸出一個(gè)采樣數(shù)據(jù)。草魚(yú)在圖54所示的工作時(shí)序的控制下，鯉魚(yú)當(dāng)?shù)谝粋€(gè)時(shí)鐘周期的下降沿到來(lái)時(shí)，鯉魚(yú)模擬輸入電壓將被采樣到高比較器塊和低比較器塊，鯉魚(yú)高比