d觸發(fā)器設(shè)計

1、要求：采用0.25umCMOS工藝（SPICE模型，BSIM3.1）設(shè)計一個基于傳輸門結(jié)構(gòu)的D觸發(fā)器，要求該D觸發(fā)器帶有異步高電平置位。1)用HSPICE仿真驗(yàn)證該D觸發(fā)器功能的正確性。2)利用HSPICE仿真得出該D觸發(fā)器的建立時間、保持時間和傳輸延時的值，假設(shè)D觸發(fā)器的負(fù)載是該D觸發(fā)器的數(shù)據(jù)輸入端。3)請優(yōu)化該D觸發(fā)器的晶體管尺寸，使建立時間最小。4)優(yōu)化尺寸使傳輸延時最小。仿真過程中，輸入信號和clock的跳變沿(上升沿時間和下降

2、沿時間)統(tǒng)一為0.2ns。如下面的clock的例子：vclkclock0pulse(02.500.2n0.2n4.8n10n)建立時間定義含混，難以精確確定。一般減小寄存器數(shù)據(jù)到clock的時間不會使輸出立刻出錯，但它會使輸出延時增大，所以一般建立時間的定義有兩種方法：(b)1、定義成時鐘之前數(shù)據(jù)輸入必須有效的時間。（但有效的含義是什么，難以精確確定）2、定義成使DClk時間差與tcq延時的和最小時寄存器的工作點(diǎn)。這一點(diǎn)使觸發(fā)器的延時總

3、開銷最小。即圖(b)中斜率45度的點(diǎn)。X軸和Y軸等比例！在全定制設(shè)計中這個值可以比較接近出錯點(diǎn)，但在半定制標(biāo)準(zhǔn)單元設(shè)計中，寄存器的建立時間和保持時間定義成相對tcq增大一個固定百分比時（一般為5%），數(shù)據(jù)時鐘的時間差。注意，這些曲線在01和10翻轉(zhuǎn)時不同，因此0和1值得建立時間和保持時間是不一樣的，另外建立時間和保持時間還和時鐘與數(shù)據(jù)的斜率有關(guān)，在非線性模型中用一個二維表格表示。在本練習(xí)中，采用第二種建立時間定義方法。假定都采用使輸出延