fpga實現(xiàn)的任意波形發(fā)生器的設計

1、FPGA實現(xiàn)的任意波形發(fā)生器的設計實現(xiàn)的任意波形發(fā)生器的設計時間：2010122019:10:35來源：電子設計工程作者：封治華杜改麗波形發(fā)生器廣泛應用于電子電路、自動控制和科學試驗領(lǐng)域，是一種為電子測量工作提供符合嚴格技術(shù)要求的電信號設備，和示波器、電壓表、頻率計等儀器一樣是最普通、最基本也是應用最為廣泛的電子儀器之一，幾乎所有電參量的測量都要用到波形發(fā)生器。隨著通信、雷達的不斷發(fā)展，對信號源的頻率穩(wěn)定度、頻譜純度、頻率范圍和輸出頻率

2、的個數(shù)以及信號波形的形狀也提出越來越多的要求。不僅要求能產(chǎn)生正弦波、方波等標準波形，還能根據(jù)需要產(chǎn)生任意波形，且操作方便，輸出波形質(zhì)量好，輸出頻率范圍寬，輸出頻率穩(wěn)定度、準確度及分辨率高，頻率轉(zhuǎn)換速度快且頻率轉(zhuǎn)換時輸出波形相位連續(xù)等?？梢?，研究制作高性能的任意波形發(fā)生器十分有必要，而且意義重大。1任意波形發(fā)生器的任意波形發(fā)生器的FPGA實現(xiàn)實現(xiàn)系統(tǒng)框架如圖1所示，上位機產(chǎn)生任意波形數(shù)據(jù)，經(jīng)USB20控制器CY7C68013A與FPGA(

3、現(xiàn)場可編程門陣列)相連。將數(shù)據(jù)下載到FPGA的RAM當中，再通過硬件電路依次從波形存儲器中讀取出來，經(jīng)D／A轉(zhuǎn)換及濾波后得到所需信號波形輸出。關(guān)于DDS的基本原理與結(jié)構(gòu)在這里就不再加以闡述，用FPGA按照DDS的基本原理和結(jié)構(gòu)設計和實現(xiàn)一個任意波形發(fā)生器，所以DDS的幾個基本部分都是應當具備的。實現(xiàn)任意波形發(fā)生的關(guān)鍵在于把存放波形量化表的ROM換成了可以改寫的RAM，這樣通過與RAM的接口可以改變存放在波形RAM中的數(shù)據(jù)從而實現(xiàn)任意波形

4、發(fā)生。這里主要介紹控制部分、相位累加器、波形RAM幾個模塊來敘述任意波形發(fā)生器的實現(xiàn)。11控制部分控制部分這個部分主要是要解決DDS模塊與單片機的接口問題。在FPGA的實現(xiàn)中，主要設計了2個模塊，一個是輸入寄存器模塊，為了接收單片機寫入的頻率控制字。另外一個是地址分配模塊，這樣單片機就可以通過不同的地址來選通FPGA各個模塊工作。設計中DDS采用了32位的相位累加器。這樣對于一個頻率控制字，單片機要分4次分別寫入4個字節(jié)；基于這樣的要求

5、，設計了輸入寄存器模塊如圖2，這個部分主要是要解決DDS模塊與單片機的接口問題。din[70]是該模塊與單片機數(shù)據(jù)線的接口，clr是低電平異步清零，en是高電平使能，elk為數(shù)據(jù)寫入時鐘，dout[31O]是寄存器輸出的32位頻率控制字。該模塊工作過程32位的宏模塊，就可以組成相位累加器。它在QuartusII軟件中的最高編譯頻率只有26212MHz，顯然不能滿足設計要求。其時序仿真如圖5所示。通過仿真，當直接采用32bit累加器的時候

6、系統(tǒng)時鐘最大只能達到大約25MHz，顯然是達不到要求的。從設計上看，它實質(zhì)上是一個帶反饋的32位加法器，把輸出數(shù)據(jù)作為另一路輸入數(shù)據(jù)和從單片機傳來的頻率控制連續(xù)相加，產(chǎn)生有規(guī)律的32位相位地址碼。一般位數(shù)小的累加器可以通過FPGA中的進位鏈得到快速高效的電路，但是進位鏈必須位于臨近的LE(邏輯單元)或LAB(邏輯陣列塊)中，長的進位鏈會減少供其他邏輯使用的布線資源，同時過長的進位鏈也會制約系統(tǒng)頻率的提高，所以進位鏈不能太長。因此，在相位

7、累加器的設計中，要解決的難題是設法提高工作速度。為了解決速度難題，需從兩個方面進行改進。121改進的流水線結(jié)構(gòu)改進的流水線結(jié)構(gòu)在時序電路設計中為了提高速度，流水線結(jié)構(gòu)是一種常用的設計方法。對于累加器來講，流水線結(jié)構(gòu)就是把一個位數(shù)很長的加法拆分成N個位數(shù)較短的加法，在N個時鐘周期內(nèi)做完然后輸出運算結(jié)果，N就是流水線的級數(shù)。采用流水結(jié)構(gòu)以后由于加法器的字長變短了，對于FPGA來講加法器字長變短對工作頻率的提高是相當可觀的。當然，流水結(jié)構(gòu)的使

8、用并不能無限制地提高電路的工作速度。因此對于不同的器件來說，采用多少級流水對性能的提升比較大這個要經(jīng)過仿真實驗才能得到一個比較肯定的值。本文運用流水線結(jié)構(gòu)對相位累加器進行設計，當m=8、n=4的情況下，相位累加器的工作頻率是最高的，達到了約70MHz。但是為了進一步提高工作頻率，還需要結(jié)合下面的并行進位方法。122并行進位加法器并行進位加法器DDS累加器電路的設計采用了流水線結(jié)構(gòu)，由8級4位加法器完成對32位控制字的累加。32位累加器的