課程設(shè)計---帶有進位輸出端的十三進制計數(shù)器的設(shè)計與仿真

1、<p>　　集成電路課程設(shè)計報告</p><p>　　帶有進位輸出端的十三進制計數(shù)器的設(shè)計與仿真</p><p>　　院 系： 材料與光電物理學(xué)院</p><p>　　專 業(yè)： 微電子學(xué)一班 </p><p><b>　　目 錄</b></p><p>　　摘要 ·

2、····································

3、3;····································&#

4、183;····································

5、··························· 1</p><p>　　關(guān)鍵詞 ·····

6、;····································

7、83;····································&

8、#183;····································

9、;·················· 1</p><p>　　1 引言 ·············

10、83;····································&

11、#183;····································

12、;····································

13、83;········· 2</p><p>　　2 同步時序邏輯電路的設(shè)計方法····················

14、83;····································&

15、#183;················· 4</p><p>　　2.1 時序邏輯電路概述············

16、3;····································&#

17、183;····································

18、·················· 4</p><p>　　2.2 同步時序電路設(shè)計的一般方法···········

19、3;····································&#

20、183;····································

21、· 5</p><p>　　3 設(shè)計·······························

22、;····································

23、83;····································&

24、#183;···························· 7</p><p>　　3.1 同步二進制加法計數(shù)器·&#

25、183;····································

26、····································

27、3;·················· 7</p><p>　　3.2 帶進位輸出端的十三進制計數(shù)器設(shè)計···········

28、;····································

29、83;···········10</p><p>　　3.2.1 具體電路實現(xiàn)···················

30、····································

31、3;····································&#

32、183;··········· 10</p><p>　　3.2.2電路自啟動檢查··················

33、3;····································&#

34、183;·························14</p><p>　　4 仿真······&

35、#183;····································

36、;····································

37、83;····································&

38、#183;··················16</p><p>　　4.1 仿真原理 ············&

39、#183;····································

40、;····································

41、83;·························· 16</p><p>　　4.2 仿真與結(jié)果分析 ····

42、;····································

43、83;····································&

44、#183;······························· 17</p><p>　　5 結(jié)

45、論 ····································&#

46、183;····································

47、····································

48、3;·····················19</p><p>　　6 體會與展望 ··········

49、;····································

50、83;····································&

51、#183;··································20</p>

52、;<p>　　參考文獻 ·································

53、83;····································&

54、#183;····································

55、;····················21</p><p>　　致謝 ············

56、;····································

57、83;····································&

58、#183;····································

59、;···········22</p><p>　　帶有進位輸出端的十三進制計數(shù)器的設(shè)計與仿真</p><p>　　摘 要： 首先，本文從一般方法入手，介紹了同步時序電路設(shè)計的方法過程，然后將此方法應(yīng)用于同步二進制電路的設(shè)計，再在同步二進制計數(shù)器的基礎(chǔ)上進行分析給出十三進制電路狀態(tài)方

60、程、卡諾圖，得到帶進位輸出端得十三進制計數(shù)器的設(shè)計，最后用MUX+plus2對所得電路進行仿真，驗證設(shè)計，并對電路延時等性能進行分析。</p><p>　　關(guān)鍵詞： 同步時序邏輯電路，同步二進制計數(shù)器，帶進位輸出端得十三進制計數(shù)器，MUX+plus2 </p><p>　　Design and simulation of binary counter thirteen with carry

61、 out</p><p>　　Abstract: In this paper, the ordinary design method of synchronous sequential logic circuit is introduced at first. Then applying this method to the design of synchronous binary counters。 On th

62、e basis of synchronous binary counters, equations and Karnaugh map of binary counter thirteen with carry out are presented,thus we can get the design of binary counter thirteen with carry out. At last, simulation of this

63、 circuit is carried out by MUX+plus2. According to the results of the simulation, its w</p><p>　　Keywords: synchronous sequential logic circuit, synchronous binary counters, binary counter thirteen with carr

64、y out , MUX+plus2</p><p><b>　　1引言</b></p><p>　　電子計數(shù)器是指能完成頻率測量、時間測量、計數(shù)等功能的所有電子測量儀器的通稱。頻率和時間是電子測量儀器技術(shù)領(lǐng)域中最基本的參量，因此電子計數(shù)器是一類重要的電子測量技術(shù)儀器，使儀器在小型化、耗電、可靠性，等方面都大為改善。尤其是與微處理器的結(jié)合它體現(xiàn)了智能化，使得這類儀器的原

65、理與設(shè)計發(fā)生了重大的變化。電子計數(shù)器有通用計數(shù)器的專用計數(shù)器之分。目前，定時計數(shù)及控制電路大多采用單片機外加輸入／輸出接口電路構(gòu)成。計數(shù)器是一種基礎(chǔ)測量儀器，到目前為止已有30多年的發(fā)展史，早期設(shè)計師們追求的目標主要是擴展測量范圍再加上提高測量精度和穩(wěn)定度等，這些也是人們衡量電子計算器的技術(shù)水平，也決定電子計數(shù)器價格高低的主要依據(jù)，隨著科學(xué)技術(shù)的發(fā)展，用戶對電子計數(shù)器也提出了新的要求，對于低檔產(chǎn)品要求使用操作方面，量程(足夠)寬，可靠性

66、高，價格低。而對于中高檔產(chǎn)品，則要求高分辨率，高精度，高穩(wěn)定度，高測量速率。</p><p>　　計數(shù)器是數(shù)字電路中使用最多的一種時序邏輯電路。計數(shù)器不僅能用于對時鐘脈沖計數(shù)，還可以用于分頻、定時，產(chǎn)生節(jié)拍脈沖和脈沖序列以及進行數(shù)字運算等。計數(shù)器的種類很多，從不同的角度出發(fā)，有不同的分類方法：按照計數(shù)進位制的不同，可分為二進制計數(shù)器、二—十進制(或稱十進制)計數(shù)器和任意進制(也稱N進制)計數(shù)器；按照計數(shù)器中的觸發(fā)

67、器是否同時動作分類，可把計數(shù)器分為同步計數(shù)器和異步計數(shù)器；按照計數(shù)器中所表示的數(shù)字的變化規(guī)律是遞增還是遞減來分，有加法計數(shù)器、減法計數(shù)器和可逆計數(shù)器(遞增計數(shù)的稱為加法計數(shù)器，遞減計數(shù)的稱為減法計數(shù)器，既可遞增又可遞減的稱為可逆計數(shù)器)[1]。</p><p>　　雖然目前市場上的計數(shù)器非常多，但通用性比較差，要完成特定的功能往往需要把多片集成電路組合使用，產(chǎn)品的設(shè)計和開發(fā)周期比較長，且計數(shù)器在速度、抗干擾能力等

68、多項指標上滿足不了要求[2]。</p><p>　　目前市場上所具有的計數(shù)器大多是二進制或是十進制計數(shù)器，而較少使用十三進制的計數(shù)器，除非是在專用的集成電路中，因此設(shè)計性能好、速度快的十三進制計數(shù)器是有一定市場前景的。目前主要采用兩種設(shè)計方法來進行計數(shù)器的設(shè)計，第一種為采用傳統(tǒng)的硬件電路設(shè)計方法來設(shè)計硬件，第二種為采用HDL語言來設(shè)計系統(tǒng)硬件。電子設(shè)計自動化的普及與CPLD/FPGA器件的廣泛應(yīng)用，使得計數(shù)器的設(shè)

69、計變得非常容易。其中可編程計數(shù)器使用方便，靈活，能滿足工程上的多種應(yīng)用。</p><p>　　計數(shù)器是時序電路但也有其特點：第一，計數(shù)器一般將觸發(fā)器的輸出直接構(gòu)成電路的輸出，在分析電路時往往只有狀態(tài)方程而沒有輸出方程。第二，計數(shù)器電路直接將時鐘信號作為輸入信號。除了時鐘信號以外，大部分電路沒有其他輸入（即使有也往往是輔助功能控制信號）。盡管計數(shù)器有上述特點，對他們的分析方法還是與其他時序電路一樣，只是狀態(tài)圖和狀態(tài)

70、表略有不同[4]。</p><p>　　本文中先對同步時序電路的一般方法進行介紹，然后根據(jù)一般方法設(shè)計帶進位輸出端的十三進制計數(shù)器電路，最后用MUX+plus2對電路進行仿真驗證并分析其性能。</p><p>　　2同步時序邏輯電路的設(shè)計方法</p><p>　　2.1 時序邏輯電路概述</p><p>　　與組合邏輯電路不同，時序電路具有記

71、憶功能，并且當時的輸出和信號的歷史有關(guān)，所以時序電路中除了包含組合邏輯電路之外，還包含有記憶單元。記憶單元的輸出邏輯組合被稱為時序電路的狀態(tài)（State）。狀態(tài)只有在驅(qū)動信號來到之時發(fā)生改變。無論是時鐘驅(qū)動還是事件驅(qū)動，在兩次驅(qū)動間隔期間，系統(tǒng)的狀態(tài)保持不變。</p><p>　　圖 1 時序電路的基本框架</p><p>　　時序電路又可以細分為摩爾型和米利型：摩爾模型中，時序電路在tk

72、時刻的輸出僅于當時刻的現(xiàn)態(tài)有關(guān)，而與當前輸入無關(guān)。米利模型中，時序電路在tk時刻的輸出不僅與現(xiàn)態(tài)有關(guān)，并且與tk時刻的輸入也有關(guān)。</p><p>　　圖2 同步時序電路的米利模型</p><p>　　圖3 同步時序電路的摩爾模型</p><p>　　本文中所要設(shè)計的計數(shù)器的工作特點是在時鐘信號操作下自動地依次從一個狀態(tài)轉(zhuǎn)為下一個狀態(tài)，所以它沒有輸入邏輯變量，只有進

73、位輸出信號。因此是屬于摩爾型的一種簡單時序電路。</p><p>　　2.2 同步時序電路設(shè)計的一般方法</p><p>　　步驟一 分析電路的功能要求或者時序圖，設(shè)計描述該電路的有限狀態(tài)機</p><p>　　任何一個同步時序電路，在大多數(shù)情況下問題是以自然語言描述的，所以電路設(shè)計的第一步也是最為關(guān)鍵的一步，就是通過分析自然語言所能表達的功能要求，列出該問題的狀

74、態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖。</p><p>　　狀態(tài)狀態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖實際上可以表達該時序電路的所有信息，這樣描述的時序電路也稱為狀態(tài)機。時序電路通?？梢杂靡粋€通用模型來表示，就是有限狀態(tài)機。所謂有限，是指在該狀態(tài)機中的狀態(tài)數(shù)是有限的，包含的信息量也是有限的。有限狀態(tài)機要求可以在有限的狀態(tài)內(nèi)完成一個時序電路的所有操作。大部分實際時序電路問題可以滿足這一限制，通常涉及時序電路的第一步就是設(shè)計一個有限狀態(tài)機的問題

75、。</p><p>　　事實上設(shè)計有限狀態(tài)機的過程還可以進一步細分為以下幾個步驟：</p><p>　　(1)確定采用何種模型（米利模型還是摩爾模型）來實現(xiàn)有限狀態(tài)機；</p><p>　　(2)根據(jù)問題的描述得到一個初步的狀態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖；</p><p>　　(3)分析得到的狀態(tài)轉(zhuǎn)換表或者狀態(tài)轉(zhuǎn)換圖。對其中的冗余狀態(tài)進行化簡，得到

76、一個最初簡單的狀態(tài)機。</p><p>　　步驟二 用實際的邏輯電路（觸發(fā)器和其他組合邏輯電路）實現(xiàn)上述有限狀態(tài)機</p><p>　　上一步驟屬于抽象的邏輯設(shè)計，而這一部分將是具體的實際設(shè)計過程。在這一過程中，要用具體的觸發(fā)器和組合電路來完成上一步得到的有限狀態(tài)機。具體來說這一過程也可以分成若干步驟：</p><p>　　(1)狀態(tài)編碼，也就是給每一個狀態(tài)賦予一個

77、適當?shù)亩M制碼；</p><p>　　(2)確定采用何種具體的觸發(fā)器，根據(jù)狀態(tài)編碼和觸發(fā)器類型，從有限狀態(tài)機的狀(3)態(tài)轉(zhuǎn)換關(guān)系得到電路的狀態(tài)激勵表；</p><p>　　(4)根據(jù)狀態(tài)激勵表得到觸發(fā)器的激勵方程，根據(jù)狀態(tài)轉(zhuǎn)換表得到電路的輸出方程，根據(jù)電路的具體要求化簡這兩組方程，得到它們最合適的表達式；</p><p>　　(5)由上述表達式得到最終的邏輯電路圖。

78、</p><p><b>　　3設(shè)計</b></p><p>　　我們計算機中所用進制是二進制，數(shù)字電路設(shè)計中也是很容易用0和1來表示兩種不同的狀態(tài)，因此在數(shù)字電路設(shè)計中也是以二進制為基礎(chǔ)的。本文要設(shè)計的帶進位輸出端的十三進制計數(shù)器需以同步二進制計數(shù)器為基礎(chǔ)。下面首先對同步二進制加法計數(shù)器的邏輯電路、驅(qū)動方程、狀態(tài)方程、輸出方程等進行分析，然后在其基礎(chǔ)上分析十三進制計

79、數(shù)器的設(shè)計。</p><p>　　3.1 同步二進制加法計數(shù)器</p><p>　　根據(jù)二進制加法運算規(guī)則可知，在一個多位二進制數(shù)的末位加1時，若其中第i位（既任何一位）一下各位皆為1時，則第i位應(yīng)改變狀態(tài)（有0變成1，或者有1變成0）。而最低位的狀態(tài)在每次加1時都要改變狀態(tài)。</p><p>　　同步計數(shù)器通常由T觸發(fā)器構(gòu)成，其結(jié)構(gòu)形式有兩種。一種是控制輸入端T的

80、狀態(tài)。當每次CLK信號(也就是計數(shù)脈沖)到達時，是該翻轉(zhuǎn)的那些觸發(fā)器輸入控制端，不該翻轉(zhuǎn)的 。另一種形式是控制時鐘信號，每次計數(shù)脈沖到達時，只能加到該翻轉(zhuǎn)的那些觸發(fā)器的CLK 輸入端上，而不能加給那些不該翻轉(zhuǎn)的觸發(fā)器。同時，將所有的觸發(fā)器接成的狀態(tài)。這樣就可以用計數(shù)器電路的不同狀態(tài)來記錄輸入的CLK脈沖數(shù)目。</p><p>　　由此可知，當通過T端的狀態(tài)控制時，第i位觸發(fā)器輸入端的邏輯式應(yīng)為</p>

81、<p><b>　?。?） </b></p><p>　　只有最低位例外，按照計數(shù)規(guī)則，每次輸入計數(shù)脈沖時它都要翻轉(zhuǎn)，故=1。圖4就是按（1）式結(jié)成的四位同步二進制加法計數(shù)器。由圖可見，各觸發(fā)器的驅(qū)動方程為</p><p><b>　　（2）</b></p><p>　　將上式代入T觸發(fā)器的特性方程式得到電路

82、的狀態(tài)方程</p><p><b>　?。?）</b></p><p>　　電路的輸出方程為 （4） </p><p>　　根據(jù)狀態(tài)方程和輸出方程求出電路的狀態(tài)轉(zhuǎn)換表，如表1所示。利用第16個計數(shù)脈沖到達時C端電位的下降可作為向高位計數(shù)器電路進位的輸

83、出信號。</p><p>　　表1 電路的狀態(tài)轉(zhuǎn)換表</p><p>　　圖 4 用T觸發(fā)器構(gòu)成的同步二進制加法計數(shù)器</p><p>　　圖 5 同步二進制計數(shù)器的時序圖</p><p>　　圖5為所示電路的時序圖。由時序圖可以看出，若計數(shù)輸入脈沖的頻率為，則Q0、Q1、Q2和Q3端輸出脈沖的頻率將依次為、、和。針對計數(shù)器的這種分頻功能，

84、也將它稱為分頻器。</p><p>　　此外，每輸入16個計數(shù)脈沖計數(shù)器工作一個循環(huán)，并在輸出端C產(chǎn)生一個進位輸出信號，所以又將這個電路稱為16進制計數(shù)器。計數(shù)器中能計到的最大數(shù)稱為計數(shù)器的容量，它等于計數(shù)器所有各位全為1時數(shù)值。位二進制計數(shù)器的容量等于-1。</p><p>　　在實際生產(chǎn)的計數(shù)器芯片中，往往還會附加一些控制電路，以增加電路的功能和使用的靈活性。例如增加預(yù)置數(shù)、保持和異步

85、置零等附加功能。</p><p>　　3. 2 帶進位輸出端的十三進制計數(shù)器設(shè)計</p><p>　　3.2.1 具體電路實現(xiàn)</p><p>　　首先進行邏輯抽象，因為計數(shù)器的工作特點是在時鐘信號操作下依次從一個狀態(tài)轉(zhuǎn)為下一個狀態(tài)，所以它沒有輸入邏輯變量，只有進位輸出信號。因此計數(shù)器屬于摩爾型的一種簡單時序電路。取進位信號為輸出邏輯變量C，同時規(guī)定有進位輸出時C=

86、1，無進位輸出時C=0。十三進制計數(shù)器應(yīng)該有十三個有效狀態(tài)，若分別用來表示，則按照題意可以畫出，如圖5所示的電路狀態(tài)轉(zhuǎn)換圖。</p><p><b>　　圖 6 狀態(tài)轉(zhuǎn)換圖</b></p><p>　　由于＜＜，故應(yīng)取觸發(fā)器的位數(shù)n=4。</p><p>　　假如對狀態(tài)分配無特殊要求，可以取自然二進制數(shù)的0000~1100作為的編碼。于是得到了

87、表2中的狀態(tài)編碼。</p><p>　　表2 電路的狀態(tài)轉(zhuǎn)換表</p><p>　　由于電路的次態(tài)Q3* Q2* Q1* Q0*和進位輸出C唯一地取決于電路現(xiàn)態(tài)Q3Q2Q1Q0取值，故可根據(jù)表2畫出表示次態(tài)邏輯函數(shù)和進位輸出函數(shù)的卡諾圖，如表3所示。因為計數(shù)器正常工作時不會出現(xiàn)1101，1110和1111的三個狀態(tài)，所以可以將Q3Q2Q1Q0和以及三個最小項作為約束項處理，在卡諾圖中用X表

88、示。</p><p>　　為了清晰可見圖7中的卡諾圖分解為圖8中的所示的五個卡諾圖，分別表示Q3*， Q2*， Q1* ，Q0*和C這五個邏輯函數(shù)。從這些卡諾圖得到電路的狀態(tài)方程方程為</p><p><b>　　Q3*=</b></p><p>　　Q2*= （5）</p>&

89、lt;p><b>　　Q1*=</b></p><p><b>　　Q0*=</b></p><p><b>　　輸出方程為 </b></p><p>　　C= （6）</p><p&

90、gt;　　圖 7 Q3* Q2* Q1* Q0*/C的卡諾圖</p><p><b>　　(e) C</b></p><p><b>　　圖 8 卡諾圖分解</b></p><p>　　如果選用JK觸發(fā)器組成這個電路，則（5）式的狀態(tài)方程變換成JK觸發(fā)器特性方程的標準形式，即,然后就可以找出驅(qū)動方程了。為此，將式（5）改

91、寫成</p><p><b>　　(7)</b></p><p>　　在變換的邏輯式時，刪去了約束項。將（7）式中的各邏輯式與JK觸發(fā)器的特性方程對照，則各個觸發(fā)器的驅(qū)動方程應(yīng)為</p><p><b>　　(8)</b></p><p>　　根據(jù)（6）式和（8）式花的計數(shù)器的邏輯圖為</p&

92、gt;<p>　　圖 9 十三進制計數(shù)器原理圖</p><p>　　3.2.2 電路自啟動檢查</p><p>　　我們在設(shè)計電路時,有時會遇到電路不能自啟動問題.當電路不能自啟動時,一般是不能應(yīng)用于生產(chǎn)實踐中的,而必須對電路進行修改。在本文中我們從電路的狀態(tài)流程圖中可以知道，電路的有效狀態(tài)是0000至1100，無效狀態(tài)時1101，1110和1111，將這三個無效狀態(tài)代入（7

93、）式中計算得到它們的次態(tài)分別為0010，0010和0000，也就是說此電路能夠完成自啟動。</p><p>　　下圖為它完整的的狀態(tài)轉(zhuǎn)換圖</p><p>　　圖 10 完整的狀態(tài)轉(zhuǎn)換圖 </p><p><b>　　4仿真</b></p><p><b>　　4.1 仿真原理</b&g

94、t;</p><p>　　本文使用了MAX+plus II對設(shè)計的電路進行設(shè)計仿真。</p><p>　　Max+plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。Max+plusⅡ界面友好，使用便捷，被譽為業(yè)界最易用易學(xué)的EDA軟件。在Max+plusⅡ上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，

95、它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。</p><p><b>　　它有如下特點: </b></p><p><b>　　1、開放的界面 </b></p><p>　　Max+plusⅡ支持與Cadence，Exemplarlogic，Mentor Graphics，Synpl

96、icty，Viewlogic和其它公司所提供的EDA工具接口。 </p><p><b>　　2、與結(jié)構(gòu)無關(guān) </b></p><p>　　Max+plusⅡ系統(tǒng)的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可

97、編程邏輯設(shè)計環(huán)境。 </p><p><b>　　3、完全集成化 </b></p><p>　　Max+plusⅡ的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。 </p><p><b>　　4、豐富的設(shè)計庫 </b></p><p>　　Max+plus

98、Ⅱ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括74系列的全部器件和多種特殊的邏輯功能（Macro-Function）以及新型的參數(shù)化的兆功能（Mage-Function）。 </p><p><b>　　5、模塊化工具 </b></p><p>　　設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進行選擇從而使設(shè)計環(huán)境用戶化。 </p><p>　　6、

99、硬件描述語言（HDL） </p><p>　　Max+plusⅡ軟件支持各種HDL設(shè)計輸入選項，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。 </p><p>　　7、Opencore特征 </p><p>　　Max+plusⅡ軟件具有開放核的特點，允許設(shè)計人員添加自己認為有價值的宏函數(shù)</p><p>　

100、　在本文中我們要用到它的CPLD/FPGA設(shè)計N仿真功能。</p><p>　　4.2 仿真與結(jié)果分析</p><p>　　下面將對帶進位輸出端的十三進制計數(shù)器電路進行比較全面的仿真。</p><p>　　本設(shè)計為帶進位輸出端的十三機制計數(shù)器，首先要生成仿真波形文件，在生成仿真波形文件以后，則可以開始進行仿真，此時觀察的便是其時序波形圖，研究電路隨其時鐘信號的到來而

101、出現(xiàn)相應(yīng)的脈沖；但仿真結(jié)果從波形上來看，很難給出定量的信號延遲關(guān)系，所以還要進行定時分析。當完全滿足要求后就可以通過編輯器下載到指定的芯片中去，以生成ASIC芯片。</p><p><b>　　(1) 時序波形圖</b></p><p>　　圖 11 時序波形圖</p><p>　　從時序波形圖中，我們可以了解到電路為上升沿有效。當清零端CL

102、R為低電平時，電路回到0000的初始狀態(tài)。在CLR為高電平且時鐘上升沿到來時，計數(shù)器的數(shù)值加1，重復(fù)一直加到11，此時當下一個時鐘上升沿到來時，計數(shù)器的輸出翻轉(zhuǎn)為1100也就是12，同時進位輸出C變?yōu)?，并維持一個時鐘周期，當再下一個時鐘上升沿來到時，計數(shù)器輸出變成0000，進位輸出端也恢復(fù)低電平，電路進入到下一個循環(huán)周期中。如此周而復(fù)始。</p><p>　　由我們對電路時序波形圖的分析可以驗證之前電路設(shè)計的正

103、確性，從功能上來講我們已經(jīng)完成時帶進位輸出端的十三進制計數(shù)器的設(shè)計。但是作為時序電路，一個非常重要的方面——延時，在時序波形圖中不能得到比較直接的反應(yīng)，因此下面我們將對本電路進行定量的延時分析。</p><p>　　(2) 延時定性分析</p><p>　　圖 12 電路延時</p><p>　　由上圖可以知道，當時鐘上升沿到來時，Q0延時2.8ns，Q1

104、延時2.8ns,Q2延時2.8ns,Q3延時2.8ns。C的輸出延時7.4ns。電路越復(fù)雜其延時就會越長，分析也會越復(fù)雜。過長的延時對于高速的時序電路來說是致命的盡管在設(shè)計時沒有既定的規(guī)律但一個設(shè)計的大致規(guī)則是：在能實現(xiàn)的電路預(yù)定功能的前提下，盡量使用少的元件。</p><p>　　(3) 最后生成芯片圖</p><p>　　圖 13 最后芯片</p><p>&

105、lt;b>　　5 結(jié)論</b></p><p>　　在本次課程設(shè)計中，進行了帶進位輸出端的十三進制計數(shù)器的設(shè)計然后再使用MUX+plus2軟件進行仿真和時序波形圖的分析驗證了設(shè)計的正確性。通過對電路延時的分析，我們可以對時序電路中的延時有一個定量的了解，雖然在本文中的延時似乎并不是那么重要，但是對于高速數(shù)字電路來說這是一個限制電路速度的關(guān)鍵問題。因此減少電路的延時成了一個非常具有實際意義的研究。

106、減少電路延時大體有兩種，一種是通過改進生產(chǎn)設(shè)備，可以生產(chǎn)出具有較少延時的門器件，但這是以高昂的價格為代價的。另一個減少模塊延時的方法是靠設(shè)計者遵循一定得設(shè)計規(guī)則，通過化簡邏輯表達式以及優(yōu)化布線布圖來減少延時，后者正是我們作為數(shù)字電路設(shè)計者所要重視并在平時認真學(xué)習(xí)積累經(jīng)驗的地方。</p><p><b>　　6 體會與展望</b></p><p>　　做本次課程設(shè)計是在

107、考察我們對以前所學(xué)的知識的掌握情況，怎樣運用我們所學(xué)的理論知識去解決一些實際問題，也是考察我們的動手能力。</p><p>　　在設(shè)計過程中，通過查找資料、文獻，我又溫習(xí)了一遍數(shù)字電路，，在有了更扎實的專業(yè)基礎(chǔ)后，通過自己動手一步一步分析，在電腦上模擬仿真，最后得到想要的設(shè)計，知道了時序電路設(shè)計的基本流程。在查找資料的過程中，學(xué)會了如何從網(wǎng)上海量的文獻中查找對自己有幫助的信息，并對當今世界優(yōu)秀工程設(shè)計師在該領(lǐng)域的

108、最新成果和研究動態(tài)有了一個基本的了解。在具體的設(shè)計過程中我學(xué)習(xí)了MUX+plus2軟件的使用，學(xué)會使用該軟件進行圖形邏輯設(shè)計的方法，并通過對電路的時序波形圖和延時圖進行初步的電路性能分析。</p><p>　　課程設(shè)計雖然結(jié)束了，但是我們還有很多的事情要做，對仍然不熟悉或不了解的知識點我們要盡快的去學(xué)習(xí)了解，對課程設(shè)計中出現(xiàn)的問題我們還要去認真的分析研究。還有我們還需要去增強自己的動手能力，去不斷的鍛煉，只有這樣

109、該課程設(shè)計才能發(fā)揮最大的作用。</p><p><b>　　參 考 文 獻 </b></p><p>　　[1] 王玥玥. 典型集成計數(shù)器的應(yīng)用[J].電子制作,2007年,5期:48-50頁.</p><p>　　[2] 李鋒 盧佩 劉成臣.應(yīng)用VHDL語言在PLD器件上設(shè)計實現(xiàn)可編程計數(shù)器.[J].現(xiàn)代電子技術(shù).2002年,5期:51-53

110、頁.</p><p>　　[3] 閻石. 數(shù)字電子技術(shù)基礎(chǔ)(第五版)[M]. 北京:高等教育出版社,2006. </p><p>　　[4] 陳光夢. 數(shù)字邏輯基礎(chǔ)（第二版）[M]. 上海: 復(fù)旦大學(xué)出版社，2007．</p><p>　　[5] 侯伯亨,劉凱，顧新. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計（第三版）. [M].西安:電子科技大學(xué)出版社,2009.&

111、lt;/p><p>　　[6] 廖裕評，陸瑞強. CPLD數(shù)字電路設(shè)計——使用MAX+plus2入門篇[M]．北京： 清華大學(xué)出版社，2001.</p><p>　　[7] John M. Yarbrough，李書浩,仇廣提等譯. 數(shù)字邏輯應(yīng)用與設(shè)計. 北京: 機械工業(yè)出版社, 2000.</p><p>　　[8] 高虹 汪鵬君.基于CTGAL電路的低功耗復(fù)位計數(shù)器設(shè)

112、計.[J].寧波大學(xué)學(xué)報.2009年,4期:495-499頁.</p><p>　　[9] T Onomi.high-speed single flux-quantum up/down counter for neural computation using stochastic logic[J].Journal of physics,Issue 1,2008.</p><p>　　[10

113、] Krishnaswamy,S.;Plaza,S.M.;Markov,I.L.;Hayes,J.P. Signature-Based SER Analysis and Design of Logic Circuits.Computer-Aided Design of Integrated Circuits and Systems,IEEE Transactions on,2009, Vol.28 ,No.1:3-8

114、.</p><p>　　[11] T. Grzes;V. Salauyou and I. Bulatova. Power estimation methods in digital circuit design. Optoelectronics, Instrumentation and Data Processing，2009，Vol.45，No.6:4-7.</p><p><b&

115、gt;　　致 謝</b></p><p>　　首先要感謝我的指導(dǎo)老師xx教授，感謝他上個學(xué)期在教授VLSI課程中給予我的教導(dǎo)，以及本次課程設(shè)計中所提供的指導(dǎo)和支持。</p><p>　　同時，我要感謝班上的各位同學(xué)們，在做本次課程設(shè)計時他們給予了我相當大的幫助和支持，共同探討了許多困難的問題。</p><p>　　最后，我要感謝我的父母，他們在此次課