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文檔簡介
1、<p><b> 目 錄</b></p><p> 1.目的與任務……………………………………………………………………2</p><p> 2.教學內(nèi)容基要求………………………………………………………………2</p><p> 3.設(shè)計的方法與計算分析………………………………………………………2</p><
2、;p> 3.1 74HC139芯片簡介……………………………………………………………3</p><p> 3.2電路設(shè)計……………………………………………………………4</p><p> 3.3功耗與延遲估算……………………………………………………………13</p><p> 4. 電路模擬……………………………………………………………………… 15&
3、lt;/p><p> 4.1直流分析………………………………………………………………16</p><p> 4.2 瞬態(tài)分析……………………………………………………………17</p><p> 4.3 功耗分析……………………………………………………………………19</p><p> 5.版圖設(shè)計………………………………………………………
4、………………… 21</p><p> 5.1 輸入級的設(shè)計………………………………………………………………21</p><p> 5.2 內(nèi)部反相器的設(shè)計…………………………………………………………21</p><p> 5.3輸入和輸出緩沖門的設(shè)計……………………………………………………22</p><p> 5.4內(nèi)部邏輯門的設(shè)
5、計…………………………………………………………22</p><p> 5.5輸出級的設(shè)計……………………………………………………………23</p><p> 5.6連接成總電路圖……………………………………………………………24</p><p> 5.3版圖檢查……………………………………………………………24</p><p> 6.
6、總圖的整理………………………………………………………………………25</p><p> 7.經(jīng)驗與體會…………………………………………………………………26</p><p> 8.參考文獻………………………………………………………………………… 27</p><p> 附錄A 電路原理圖總圖(一半)……………………………………………………28</p>
7、;<p> 附錄B 總電路版圖(無焊盤)………………………………………………………29</p><p> 附錄C總電路版圖(加焊盤)………………………………………………………30</p><p><b> 集成電路課程設(shè)計</b></p><p><b> 目的與任務</b></p>&
8、lt;p> 本課程設(shè)計是《集成電路分析與設(shè)計基礎(chǔ)》的實踐課程,其主要目的是使學生在熟悉集成電路制造技術(shù)、半導體器件原理和集成電路分析與設(shè)計基礎(chǔ)上,訓練綜合運用已掌握的知識,利用相關(guān)軟件,初步熟悉和掌握集成電路芯片系統(tǒng)設(shè)計→電路設(shè)計及模擬→版圖設(shè)計→版圖驗證等正向設(shè)計方法。</p><p><b> 教學內(nèi)容基本要求</b></p><p> 2.1課程設(shè)計
9、題目及要求</p><p> 器件名稱:含兩個2-4譯碼器的74HC139芯片</p><p><b> 要求電路性能指標:</b></p><p> ?、趴沈?qū)動10個LSTTL電路(相當于15pF電容負載);</p><p> ?、戚敵龈唠娖綍r,≤20uA, =4.4V;</p><p>
10、?、禽敵龅碗娖綍r,≤4mA, =0.4V</p><p> ?、容敵黾壋浞烹姇r間=,<25ns;</p><p> ?、晒ぷ麟娫?V,常溫工作,工作頻率=30MHZ,總功耗=15mW。</p><p> 2.2課程設(shè)計的內(nèi)容</p><p> 功能分析及邏輯設(shè)計;</p><p> 電路設(shè)計及器件參數(shù)計算;<
11、;/p><p><b> 估算功耗與延時;</b></p><p><b> 電路模擬與仿真;</b></p><p><b> 版圖設(shè)計;</b></p><p> 版圖檢查:DRC與LVS;</p><p><b> 后仿真(選做);
12、</b></p><p><b> 版圖數(shù)據(jù)提交。</b></p><p> 2.3課程設(shè)計的要求與數(shù)據(jù)</p><p> 獨立完成設(shè)計74HC139芯片的全過程;</p><p> 設(shè)計時使用的工藝及設(shè)計規(guī)則: MOSIS:mhp_n05;</p><p> 根據(jù)所用的工藝
13、,選取合理的模型庫;</p><p> 選用以lambda(λ)為單位的設(shè)計規(guī)則;</p><p> 全手工、層次化設(shè)計版圖;</p><p> 達到指導書提出的設(shè)計指標要求。</p><p> 設(shè)計的方法與計算分析</p><p> 3.1 74HC139芯片簡介</p><p>
14、 74HC139是包含兩個2線-4線譯碼器的高速CMOS數(shù)字電路集成芯片,能與TTL集成電路芯片兼容,它的管腳圖如圖3-1所示,其邏輯真值表如表3-1所示</p><p> 圖3-1 74HC139管腳圖</p><p> 表3-1 74HC139真值表</p><p> 由于74HC139芯片是由兩個2-4譯碼器組成,兩個譯碼器是獨立的,所以,這里只分析其
15、中一個譯碼器。由真值表可以看出,Cs為片選端,當其為0時,芯片正常工作,當其為1時,芯片封鎖。A1、A0為輸入端,Y0-Y3為輸出端,而且是低電平有效。</p><p> 分析其邏輯功能,可以得到邏輯表達式:</p><p> 由邏輯表達式可以得到的邏輯圖如圖3-2所示</p><p> 圖3-2 74HC139邏輯圖</p><p>
16、<b> 3.2 電路設(shè)計</b></p><p> 本次電路設(shè)計采用的是m12_20.md模型的各參數(shù)。其參數(shù)如下:</p><p> N管: =3.9×8.85×F/m =605.3</p><p> P管:=3.9×8.85×F/m </p><p>
17、 3.2.1輸出級電路設(shè)計</p><p> 據(jù)要求,輸出級等效電路如圖3-3所示,輸入Vi為前一級的輸出,可認為是理想的輸出,即=,=。</p><p> 圖3-3 輸出級等效電路</p><p><b> ?、泡敵黾塏管的計算</b></p><p> 當輸入為高電平時,輸出為低電平,N管導通,后級TTL有較大
18、的灌電流輸入,要求≤4mA,=0.4V,依據(jù)MOS管的理想電流統(tǒng)一方程式:</p><p> 可以求出的值。其主要計算如下:</p><p><b> =</b></p><p><b> =47.27≈48</b></p><p><b> ?、戚敵黾塒管的計算</b>
19、</p><p> 當輸入為低電平時,輸出為高電平,P管導通。同時要求N管和P管的充放電時間,分別求出這兩個條件下的極限值,然后取大者。</p><p> 以≤20uA,為條件計算極限值,用MOS管理想電流方程統(tǒng)一表達式:</p><p> 可以求出的值。其主要計算如下:</p><p><b> =</b>&l
20、t;/p><p><b> ≈0.47≈1</b></p><p> N管和P管的充放電時間和表達式分別為</p><p> 以計算的值。其計算如下:</p><p><b> 設(shè)</b></p><p><b> 由,故有</b></p&g
21、t;<p><b> =</b></p><p> 代入數(shù)據(jù),化簡可以得</p><p><b> =</b></p><p><b> ,代入,得到</b></p><p> 比較兩種方法的,取其中的最大值,即取</p><p>
22、; 3.2.2內(nèi)部基本反相器中的各MOS 尺寸的計算</p><p> 內(nèi)部基本反相器如圖3-4所示,它的N管和P管尺寸依據(jù)充放電時間和方程來求。關(guān)鍵點是先求出式中的(即負載)。</p><p> 圖3-4 內(nèi)部反相器</p><p> 它的負載由以下內(nèi)部反相器(如右圖所示)的負載由CL以下三部分電容組成:</p><p> ?、俦炯?/p>
23、漏極的PN結(jié)電容CPN;②下級的柵電容Cg;③連線雜散電容CS。</p><p> ①本級漏極PN結(jié)電容CPN計算</p><p> CPN=Cja×(Wb)+Cjp×(2W+2b)</p><p> 其中Cja是每um2的結(jié)電容,Cjp是每um的周界電容,b為有源區(qū)寬度,可從設(shè)計規(guī)則獲取。在這里,最小孔為2λ×2λ,孔與多晶硅柵
24、的最小間距為2λ,孔與有源區(qū)邊界的最小間距為2,則取b=6λ。</p><p> 總的漏極PN結(jié)電容應是P管 的和N管的總和,即:</p><p> CPN=Cja×(WN+WP)b+Cjp×(2WN+2WP+4b)</p><p> 分析到整個電路一條支路大概有6個級,取tr=tf=0.5ns,采用的模型參數(shù)有:</p&g
25、t;<p><b> 代入數(shù)據(jù)到的式子得</b></p><p><b> =</b></p><p> (注意這里的和都用國際單位表示)</p><p><b> ?、跂烹娙軨g計算</b></p><p> Cg=Cg.N+Cg.P=</p>
26、;<p> 此處和為與本級漏極相連的下一級N管和P管的柵極尺寸,近似取輸出級的和值。</p><p> 這里和采用輸出級的大小進行計算。由設(shè)計規(guī)則,L=2λ,λ=1.0um,代入得到</p><p><b> ?、圻B線雜散電容Cs</b></p><p> 一般CPN+Cg≈10CS,可忽略CS作用。所以,內(nèi)部基本反相器的總
27、負載電容為上述各電容計算值之和。即有</p><p> 把代入tr和tf的計算式,并根據(jù)tr=tf≤25ns的條件,計算出和。代入的方程有:</p><p><b> ?。P(guān)系式⑴)</b></p><p> 又有=、以及式子聯(lián)立,可以解得</p><p> →,聯(lián)立關(guān)系式⑴可以解得 </p>
28、<p><b> 即 </b></p><p> 3.2.3 內(nèi)部邏輯門MOS尺寸的計算</p><p> 內(nèi)部邏輯門的電路如圖3-5所示。根據(jù)截止延遲時間和導通延遲時間 的要求,在最壞情況下,必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同,這樣三輸入與非門就相當于內(nèi)部基本反相器了。因此,N管的尺寸放大3倍,而P管尺寸不變,即:&
29、lt;/p><p> 代入內(nèi)部反相器的寬長比,可以算出邏輯MOS尺寸:</p><p> 圖3-5 內(nèi)部邏輯門電路</p><p> 3.2.4輸入級設(shè)計</p><p> 由于本電路是與TTL兼容,TTL的輸入電平ViH可能為2.4V,如果按正常內(nèi)部反相器進行設(shè)計,則N1、P1構(gòu)成的CMOS將有較大直流功耗。故采用圖3-6示的電路,通過
30、正反饋的P2作為上提拉管,使ViH較快上升,減小功耗,加快翻轉(zhuǎn)速度。</p><p> 圖3-6 輸入級電路</p><p> ?。?)提拉管P2的(W/L)P2計算</p><p> 為了節(jié)省面積,同時又能使ViH較快上升,取(W/L)P2=1。理論上,這里取L=2λ,W=2λ。而且為了方便畫圖,這里就去L=6λ。</p><p>
31、?。?)CMOS 反相器P1管(W/L)P1的計算</p><p> 此P1管應取內(nèi)部基本反相器的尺寸(具體計算過程見內(nèi)部基本反相器中各MOS尺寸的計算)。因此這里取 </p><p> ?。?)CMOS 反相器N1管(W/L)N1的計算</p><p> 由于要與TTL電路兼容,而TTL的輸出電平在0.4~2.4V之間轉(zhuǎn)換,因此要選取反相器的狀態(tài)轉(zhuǎn)變電平:&
32、lt;/p><p><b> 又知:</b></p><p><b> ,代入數(shù)據(jù),有</b></p><p><b> →→</b></p><p> 式中:,,兩式子相比,有</p><p><b> → </b><
33、/p><p> 3.2.5 緩沖級設(shè)計</p><p><b> ⑴輸入緩沖級</b></p><p> 由74HC139的邏輯圖可知,在輸入級中有三個信號:Cs、A1、A0。其中Cs經(jīng)一級輸入反相器后,形成, 用去驅(qū)動4個三輸入與非門,故需要緩沖級,使其驅(qū)動能力增加。同時為了用驅(qū)動,必須加入緩沖門。由于A1、A0以及、各驅(qū)動內(nèi)部與非門2個
34、,所以可以不用緩沖級。</p><p> Cs緩沖級的設(shè)計過程如下:</p><p> Cs的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖3-7所示。</p><p> 圖3-7 Cs的緩沖級</p><p> 圖中M1為輸入級,M2為內(nèi)部門,M3為緩沖級驅(qū)動門。M1的P管和N管的尺寸即為上述所述的輸入級CMOS反相器P1管和 N1管尺寸,M2
35、的P管和N管的尺寸即為內(nèi)部基本反相器P1管和 N1管尺寸,M3的P管和N管的尺寸由級間比值(相鄰級中MOS管寬度增加的倍數(shù))來確定。如果要求尺寸或功耗最佳,級間比值為2~10。具體可取。N為扇出系數(shù),它的定義是:</p><p> 在本例中,前級等效反相器柵的面積為M2的P管和N管的柵面積總和,下級柵的面積為4個三輸入與非門中與Cs相連的所有P管和N管的柵面積總和。</p><p>&l
36、t;b> 因此,</b></p><p><b> ≈ 6.4</b></p><p><b> 則</b></p><p><b> 則有:</b></p><p><b> ?、凭彌_輸出級</b></p><
37、;p> 由于輸出級部分要驅(qū)動TTL電路,其尺寸較大,因而必須在與非門輸出與輸出級之間加入一級緩沖門M1,如圖3-8所示。將與非門M0等效為一個反相器,類似上述Cs的緩沖級設(shè)計,計算出M1的P管和N管的尺寸。</p><p> 圖3-8 輸出緩沖級</p><p><b> 計算類似于輸入級:</b></p><p> 3.2.6
38、輸入保護電路設(shè)計</p><p> 因為MOS器件的柵極有極高的絕緣電阻,當柵極處于浮置狀態(tài)時,由于某種原因(如觸摸),感應的電荷無法很快地泄放掉。而MOS器件的柵氧化層極薄,這些感應的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強度如果超過柵氧化層的擊穿極限,則將發(fā)生柵擊穿,使MOS器件失效,因此要設(shè)置保護電路。</p><p> 可設(shè)計如圖3-9所示的輸入保護電路。保護
39、電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻,其典型值為300~500Ω。二極管的有效面積可取500μm2,或用Shockley方程計算。</p><p> 由于保護電路計算比較復雜,因此在版圖設(shè)計中直接調(diào)用庫中的標準pad,因其包含保持電路,就不必另外的保護電路設(shè)計。</p><p> 圖3-9 保護電路</p><p> 至此,完成了全部器件
40、的參數(shù)計算,匯總列出各級N管和P管的尺寸如下:</p><p><b> 輸入級:</b></p><p><b> 內(nèi)部反相器;</b></p><p><b> 輸入緩沖級:</b></p><p><b> 內(nèi)部邏輯門:</b></p&
41、gt;<p><b> 緩沖輸出級:</b></p><p><b> 輸出級:</b></p><p> 3.3 功耗與延遲估算</p><p> 在估算延時、功耗時,從輸入到輸出選出一條級數(shù)最多的支路進行估算。74HC139電路從輸入到輸出的所有各支路中,只有Cs端加入了緩沖級,因而增加了延時與功
42、耗,因此在估算延時、功耗時,就以Cs支路電路圖(如下圖所示)來簡化估算。</p><p> 圖3-10 估算延時、功耗Cs支路電路</p><p> 3.3.1 模型簡化</p><p> 由于在實際工作中,四個三輸入與非門中只有一個可被選通并工作,而另三個不工作,所以估算功耗時只估算上圖所示的支路即可。</p><p> 在Cs端經(jīng)
43、三級反相器后,將不工作的三個三輸入與非門等效為負載電容CL1,而將工作的一個三輸入與非門的兩個輸入接高電平,只將Cs端信號加在反相器上。在X點之前的電路,由于A0,A1,Cs均為輸入級,雖然A0、A1比Cs少一個反相器,作為工程估算,可以認為三個輸入級是相同的,于是,估算功耗時對X點這前的部分只要計算Cs這一個支路,最后將結(jié)果乘以3倍就可以了。在X點之后的電路功耗,則只計算一個支路。</p><p> 3.3.
44、2 功耗估算</p><p> CMOS電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于CMOS電路忽略漏電,靜態(tài)功耗近似為0,工作頻率不高時,也可忽略交變功耗,則估算時只計算瞬態(tài)功耗PT即可。PT是上述Cs支路各級器件功耗的總和(共有6級),即:</p><p> PT=CL總Vdd2fmax</p><p><b> 其中:</b&g
45、t;</p><p> 為本級漏極PN結(jié)電容,按3.2.2①相關(guān)公式計算:</p><p> 為與本級漏極相連的下一級柵電容,按3.2.2②的計算(這里忽略輸入提拉管的電容做近似計算):</p><p> 為本級漏連接到下一級柵連線雜散電容,其值較小,可忽略不計。</p><p> 為斷開的三個三輸入的非門柵電容,按3.2.2②的計算
46、(這里取其中一個門做近似):</p><p><b> =</b></p><p> 為最后一級(即輸出級)的下一級柵電容,即負載電容15pF。</p><p> X前、X后表示Cs支路電路中X點之前或X點之后的所有器件。</p><p> 對于74HC139器件,整個芯片功耗為2PT:</p>&
47、lt;p><b> 符合設(shè)計要求。</b></p><p> 3.3.3 延遲估算</p><p> 算出每一級等效反相器延遲時間,總的延遲時間為各級(共6級)延遲時間的總和。各級等效反相器延遲時間可用下式估算:</p><p> 各字母的意義如圖3-11所示。</p><p> 圖3-11 延遲時間,上
48、升與下降時間</p><p> 由上面的計算可以看出,,即最后一級(即輸出級)的下一級柵電容比起其它電容都大得多,在這里為了簡化運算,用最后一級功耗乘以級數(shù)進行估算。</p><p> 所以有 符合設(shè)計要求。</p><p><b> 4.電路模擬</b></p><p> 電路模擬中為了減小工作量,使用上述
49、功耗與延遲估算部分用過的Cs支路電路圖。為了計算出功耗,在兩個電源支路分別加入一個零值電壓源VI1和VI2,電壓值為零(如下圖3-12所示),在模擬時進行直流掃描分析,然后就可得出功耗。</p><p> 圖3-12 電路模擬用Cs支路電路</p><p> 把此電路圖轉(zhuǎn)化為SPICE文件,加入電路特性分析指令和控制語句,即可進行電路模擬。</p><p>
50、首先,寬長比采用計算的數(shù)據(jù),進行一次仿真模擬,但是,從仿真模擬的結(jié)果并不理想,直流分析的轉(zhuǎn)變電平?jīng)]有達到1.4V,瞬時分析的輸出波形是一個三角波,達不到設(shè)計要求,故為了改變轉(zhuǎn)變電平,對輸入級管的寬長比進行修改。為了改變瞬時分析時輸出的波形,對輸出級管的寬長比也進行適當?shù)男薷模苑显O(shè)計的要求。通過修改的寬長比如下:</p><p><b> 輸入級:</b></p><
51、p><b> 輸出級:</b></p><p> 修改為以上數(shù)值后,進行下列各參數(shù)的模擬分析。</p><p><b> 4.1直流分析</b></p><p> 直流分析:當VCS由0.4V變化到2.4V過程中,觀察波形得到閾值電壓(狀態(tài)轉(zhuǎn)變電平)VI*。VI*的值應為1.4V。直流分析的電路圖如圖4-1所
52、示,其對應的SPICE文件如圖4-2所示,直流分析的輸入輸出電壓曲線如圖4-3所示。</p><p> 圖4-1 直流分析電路圖</p><p> 圖4-2 直流分析SPICE設(shè)置</p><p> 圖4-3 直流分析輸入輸出電壓關(guān)系</p><p> 分析:從電壓關(guān)系可以看出,轉(zhuǎn)變電平大約在1.4V左右,符合設(shè)計的要求。因此所畫電路
53、通過了直流分析測試。</p><p><b> 4.2 瞬態(tài)分析</b></p><p> 從波形中得到tpLH、tpHL、tr和tf,然后進行相關(guān)計算。瞬態(tài)分析的電路圖見圖4-4所示,其對應的瞬態(tài)分析的SPICE文件設(shè)置見圖4-5所示。對應的瞬態(tài)分析的結(jié)果見圖4-6。</p><p> 圖4-4 瞬態(tài)分析電路圖</p>&
54、lt;p> 圖4-5 瞬時分析SPICE設(shè)置</p><p> 圖4-6 瞬態(tài)分析輸入輸出電壓關(guān)系</p><p> 由W-edit可以得到其瞬態(tài)參數(shù)如下:</p><p> tr=1.93ns tf =2.45ns tpLH=2.60ns tpHL=3.29ns </p><p><b> 則<
55、/b></p><p><b> 滿足電路設(shè)計要求。</b></p><p><b> 4.3 功耗分析</b></p><p> 對電壓源VI1和VI2進行直流掃描分析:“.dc lin source VI1 0 5 0.1 sweep lin source VI2 0 5 0.1 ”,輸出“.pr
56、int dc p( VI1) p(VI2)”。功耗分析的電路原理圖見圖4-7,SPICE文件設(shè)置見圖4-8,功耗分析結(jié)果見圖4-9。</p><p> 這里的功耗分析采用的是靜態(tài)功耗,所以這里沒有加入脈沖源,只有直流電源。</p><p> 圖4-7 功耗分析電路原理圖</p><p> 圖4-8 功耗分析SPICE設(shè)置</p><p&
57、gt; 圖4-9 功耗分析結(jié)果</p><p> 從波形中得出p( VI1 )max=-782.46pW p(VI2)max=-102.24nW,總功耗:</p><p> Ptotal=2×[3×p( VI1 )max+p(VI2)max]=209nW</p><p> 模擬分析得到的結(jié)果與設(shè)計指標比較。可以看出,這次的電路設(shè)計滿足設(shè)
58、計要求。</p><p><b> 版圖設(shè)計</b></p><p> 這次的版圖設(shè)計采用的是層次化、全手工設(shè)計版圖。</p><p> 所謂的層次化設(shè)計版圖,就是先設(shè)計單元版圖,由簡單的單元版圖再組成較復雜的單元版圖,一層層設(shè)計,直至完成芯片的整體版圖。</p><p> 5.1 輸入級的設(shè)計</p>
59、;<p> 輸入級的設(shè)計如圖5-1所示,這里根據(jù)電路圖,由于提拉管的寬長比只有1,所以這里的多晶硅柵的寬度采用6λ,其余的多晶硅柵采用2λ的設(shè)計方法。</p><p> 圖5-1 輸入級版圖</p><p> 5.2 內(nèi)部反相器的設(shè)計</p><p> 內(nèi)部反相器的寬長比比較小,考慮到這個原因,采用了將源、漏極的區(qū)域擴大的方法,以保證能夠符合設(shè)
60、計規(guī)則。設(shè)計的版圖見圖5-2。</p><p> 圖5-2 內(nèi)部反相器版圖</p><p> 5.3 輸入和輸出緩沖門的設(shè)計</p><p> 對于緩沖門,由于其管的寬長比比較大,這里采用了梳狀結(jié)構(gòu),從而減少了其管的面積,有效的利用的設(shè)計空間,其設(shè)計原理與內(nèi)部反相器類似。具體的版圖見圖5-3-1和5-3-2。</p><p> 圖5-
61、3-1 輸入緩沖門 圖5-3-2 輸出緩沖門</p><p> 5.4 內(nèi)部邏輯門的設(shè)計</p><p> 內(nèi)部邏輯門涉及到的管比較多,區(qū)別于梳狀結(jié)構(gòu),這里采用了多條多晶硅柵,而又考慮到盡量只用第一層金屬線來布線(這樣在總圖連接引線會更加方便,更加容易),這里引出了多晶硅柵分別接輸入端口。所設(shè)計的版圖見圖5-4。</p><p&
62、gt; 圖5-4 內(nèi)部邏輯門版圖</p><p> 5.5 輸出級的設(shè)計</p><p> 從計算中可以看出,輸出級的管的寬長比相比其它級來說是最大的,因此這里必須采用梳狀結(jié)構(gòu)。而且需要多個管并聯(lián)來實現(xiàn)較大的寬長比。輸出級的版圖見圖5-5。</p><p> 圖5-5 輸出級的版圖</p><p> 5.6 連接成總電路圖</
63、p><p> 至此,每一個級的版圖都設(shè)計出來了,現(xiàn)在可以進行各個版圖的整合成總的版圖。按照圖3-2所示的邏輯圖接線,得到最終的電路版圖(見附錄B)。</p><p> 得到電路版圖后,算是大部分工作完成了,但是總電路圖還需要加上焊盤,這里引入了PAD模塊焊盤,一方面作保護電路使用,另一方面,則用來連接外部電路。加上焊盤后的電路總圖見附錄C。</p><p><
64、b> 5.7 版圖檢查</b></p><p> 5.7.1 版圖設(shè)計規(guī)則檢查(DRC)</p><p> 這一個操作與每一個子模塊的設(shè)計必須同步進行。做DRC檢查時應該分成小塊(單元)檢查。每一部分做成一個單元,每個單元進行DRC檢查。在全部通過后,將單元組合成電路,最終做一次全版圖的DRC,以確保全版圖正確。</p><p> 總圖的版
65、圖設(shè)計規(guī)則檢查見圖5-7所示。</p><p> 圖5-7 總圖的DRC檢查</p><p> 由DRC檢查結(jié)果可以看出,總圖能夠通過DRC檢查。</p><p> 注:考慮到焊盤加上后DRC檢查不通過的問題,這里只對沒有加焊盤的進行DRC檢查。</p><p> 5.7.2 電路網(wǎng)表匹配(LVS)檢查</p><
66、p> 電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc),進行元件和節(jié)點的匹配檢查。如果匹配,表明版圖的連接及版圖中各管子的生成是正確的。因此,只要保證電路圖是正確的,LVS檢查就可以驗證版圖的正確性。</p><p> LVS檢查的結(jié)果見圖5-8。</p><p> 圖5-8 總圖LVS對照檢查結(jié)果</p><p> 由結(jié)果可以看出,電路
67、原理圖與電路版圖匹配正確。</p><p> 5.7.3 版圖數(shù)據(jù)的提交</p><p> 所設(shè)計的版圖通過DRC和LVS的檢查,及ERC檢查(本次設(shè)計不做),然后轉(zhuǎn)換成制造掩膜用的碼流數(shù)據(jù)。轉(zhuǎn)換成的碼流數(shù)據(jù)見圖5-9。</p><p> 圖5-9 碼流數(shù)據(jù)截圖</p><p><b> 總圖的整理</b><
68、;/p><p> 到這里,原理圖以及版圖的設(shè)計都完成了。整理總的原理圖和總的版圖(見附錄A、附錄B、附錄C)。</p><p><b> 經(jīng)驗與體會</b></p><p> 這次的課程設(shè)計的主要內(nèi)容是集成電路芯片74HC139設(shè)計,歷時兩個星期,兩個星期的辛勞,收獲了兩個星期的成果。</p><p> 這是我上大學
69、以來的第一次感覺比較專業(yè)的一次課程設(shè)計。最初接觸到這樣一個設(shè)計,感覺是比較無從入手,翻開指導書,見到的是密密麻麻的文字,加上看不懂的公式,不禁有一種比較大的壓力。正如霍金所說的:“公式多一條,讀者將會減少一半。”要是霍金教授說的是對的,那么這一本小小的課程設(shè)計恐怕比較少人會看。但是,課程設(shè)計是我們學習的必經(jīng)階段,因此,只能慢慢去實踐了。</p><p> 第一天xx老師開設(shè)了課程設(shè)計的課,在課上,老師講解了設(shè)計
70、的主要步驟。想到我對這個設(shè)計還是一無所知,我聽課比較認真,通過這次的設(shè)計指導課,我基本了解了設(shè)計的概況,以及有了一個比較基本的設(shè)計規(guī)劃目標。</p><p> 目標確定,接下來就要踏出設(shè)計的第一步。萬事開頭難,為了確定電路的各個參數(shù),我們必須進行相關(guān)參數(shù)的計算。雖說是計算,但是在計算中卻遇到了不少的問題,由于計算的公式比較復雜,因此算起結(jié)果來也是非常不容易的,這要求我們要細心,對每一件事都要有仔細的有始有終,我
71、們開頭幾天都是蹲在課室里,由早到晚計算,也為了互相幫助,大家都很愿意地留在課室,以方便交流。</p><p> 計算是一件較為長遠和遇到問題比較多的事。當然除了細心,聰明才智還是可以派上用場。在利用電容的關(guān)系計算寬長比是這次計算中的難點,許多同學花了比較多的時間在這個計算上,為了簡化計算,我想了很多的方法,嘗試過利用計算機的解方程軟件幫忙,但是,由于未知參數(shù)以及數(shù)據(jù)實在比較多,輸入到計算機并不好表達,最后只好放
72、棄了這個念頭,還是得實實在在的計算吧。計算的過程真的不好弄,當我在苦算時,有同學已經(jīng)算出了結(jié)果,我借鑒了一下他的結(jié)果,利用他的結(jié)果,我大概估算了一下原方程的數(shù)量級,我恍然大悟,計算并不復雜,只要知道結(jié)果的大概數(shù)量級,利用其數(shù)量級的關(guān)系,可以使原方程大為簡化,而且簡化后求得的結(jié)果與精確計算的結(jié)果相差無幾。我按照自己簡化的方法計算,終于解決了計算的難關(guān)。</p><p> 計算完成,接下來的是電路模擬,相比起計算,
73、電路模擬的難度比較少,主要的困難是模擬軟件各參數(shù)的設(shè)置,不過由于通過作業(yè),有了對Tanner Pro軟件的基本了解,因此這次的設(shè)置并不難。很快,電路模擬完成了。</p><p> 接下來的是版圖的設(shè)計。在這次的設(shè)計中,這個環(huán)節(jié)可以算是重中之重。如果說計算僅僅是小試牛刀,那么版圖設(shè)計就是重要的實踐環(huán)節(jié)。不過,由于之前的作業(yè)對Tanner Pro有大概的了解,因此這次的各單元的版圖設(shè)計并不是太難,但是我的美術(shù)功底比
74、較低,畫圖總覺得很不如人意,因此只有不斷去修改,以求做到完美。這無可避免的是要花比較長的時間,但是我覺得是很值得的,通過畫版圖我覺得自己畫圖的能力提高了。</p><p> 每一個單元版圖設(shè)計花的時間并不多,但是接下來的這個階段,我卻花了大部分的時間。接下來的任務是把各單元組合成版圖的總圖。單純的組合并不麻煩,只需按照電路圖接線就可以,但是要通過LVS檢查,這就比較麻煩了。第一次檢查,發(fā)現(xiàn)了一大堆的錯誤。仔細分
75、析那些錯誤,器件數(shù)沒有問題,都是節(jié)點數(shù)不一致。檢查起來還真的比較困難,但是就算是困難,也要咬緊牙關(guān)通過。通過了日日夜夜的辛勞,最終終于發(fā)現(xiàn)了問題,重新接好線,就OK了,完成了LVS檢查,不禁有一種成就感。最后,加上焊盤,版圖的設(shè)計也完成了。</p><p> 這次的課程設(shè)計歷時兩個星期,雖然是短短的兩個星期,但是卻帶給了我很多的收獲。首先,我的專業(yè)知識充實了,認識也更加深入,這對我以后在電子行業(yè)的工作是比較有利
76、的。然后,這也培養(yǎng)了我對待每一件事仔細認真的態(tài)度,哪怕是小小的一件事,也要做得完美。這次的設(shè)計遇到了不少問題,不過問題對于我們來說并不可怕,可怕的是我們對自己能否解決問題沒有信心,有危必有機,解決問題也是一種機遇,通過這次設(shè)計中遇到問題,然后解決了問題,我對自己的設(shè)計的信心大大提高,而且學到了許多課本沒有的東西。</p><p> 兩個星期的設(shè)計,收獲的是知識,收獲的是信心,收獲到的是解決問題的決心。</
77、p><p><b> 參考文獻</b></p><p> ⑴上網(wǎng)收集相關(guān)資料.</p><p> ?、脐愊瘸? 集成電路課程設(shè)計指導書. 2009.</p><p> ?、橇卧Tu,陸瑞強編. Tanner Pro 集成電路設(shè)計與布局實戰(zhàn)指導[M]. 北京:科學出版社,2007年:1~274.</p><
78、;p> ?、戎煺? 半導體集成電路[M]. 北京:清華大學出版社,2009年:388~409.</p><p> ?、赏踔竟Φ? 集成電路設(shè)計[M]. 北京:電子工業(yè)出版社,2008年:1~295.</p><p> 附錄A 電路原理圖總圖(一半)</p><p> 附錄B 總電路版圖(無焊盤)</p><p> 附錄C 總電路
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