集成電路工藝課程設計報告-- d觸發(fā)器工藝設計

1、<p>　　《集成電路工藝基礎》</p><p><b>　　課程設計報告</b></p><p>　　課題： D觸發(fā)器工藝設計</p><p>　　學院： 電子與通信工程學院</p><p>　　班級： 11微電子1班</p><p>　　

2、組員：</p><p>　　學 號：</p><p>　　指導老師：</p><p>　　2013年6月 24日 </p><p><b>　　目錄</b></p><p><b>　　緒論1</b></p>&

3、lt;p>　　第一章 N阱硅柵CMOS電路2</p><p>　　1.1N阱硅柵CMOS電路2</p><p>　　第二章 D觸發(fā)器原理圖設計3</p><p>　　2.1D觸發(fā)器原理圖設計3</p><p>　　2.1.1邏輯電路圖3</p><p>　　2.2.2工作原理3</p&

4、gt;<p>　　第三章 D觸發(fā)器版圖設計5</p><p>　　3.1版圖設計規(guī)則5</p><p>　　3.2D觸發(fā)器版圖設計6</p><p>　　第四章 工藝流程7</p><p>　　4.1N阱CMOS工藝流程7</p><p>　　第五章 制備掩膜版13</p&g

5、t;<p>　　5.1集成電路對掩膜版的要求13</p><p>　　5.2掩膜版版圖13</p><p><b>　　總結18</b></p><p><b>　　參考文獻18</b></p><p><b>　　緒論</b></p>

6、<p>　　當前，我國集成電路行業(yè)正處于發(fā)展的黃金時期，集成電路的設計、制造和封裝測試都面臨極大的發(fā)展機遇。以后，集成電路器件的特征尺寸將從目前的深亞微米進入納米量級，并且有可能將一個子系統(tǒng)乃至整個系統(tǒng)集成在一個芯片上。</p><p>　　今天，版圖設計是在一個不斷變化的環(huán)境中進行的。軟件工具和設計方法，計算機平臺，工具廠商、客戶，正在實現(xiàn)的應用，以及我們所面對的市場壓力，所有這一切都在逐年變化著。所

7、有這一切變化已使該行業(yè)成為一個另人感興趣的行業(yè)，但不應該忘記的是，在制作優(yōu)質版圖后面的基本概念是基于物理特性和電學特性的，這是永遠不會改變的。</p><p>　　通過集成電路版圖設計，按照版圖設計的圖形加工成光刻掩膜，可以將立體的電路系統(tǒng)轉變?yōu)槠矫鎴D形，再經過工藝制造還原成為硅片上的立體結構。</p><p>　　第一章 N阱硅柵CMOS電路</p><p>

8、　　1.1N阱硅柵CMOS電路</p><p>　　CMOS工藝是在NMOS和PMOS工藝基礎上發(fā)展起來的。COMS中的C表示“互補”，即將NMOS器件和PMOS器件同時制作在同一硅襯底上，制作CMOS集成電路。CMOS集成電路具有功耗低、速度快、抗干擾能力強、集成度高等眾多優(yōu)點。CMOS工藝目前已經成為當前大規(guī)模集成電路的主流技術，絕大部分集成電路都是用CMOS工藝制造的。</p><p&

9、gt;　　CMOS電路中既包含NMOS晶體管也包含PMOS晶體管，NMOS晶體管是做在P型硅襯底上的，而PMOS晶體管是做在N型硅襯底上的,要將兩種晶體管做在同一個硅襯底上，就需要在硅襯底上制作一塊反型區(qū)域，該區(qū)域被稱為“阱”。根據阱的不同，CMOS工藝分為P阱CMOS工藝、N阱CMOS工藝以及雙阱CMOS工藝。其中N阱CMOS工藝由于工藝簡單、電路性能較P阱CMOS工藝更優(yōu)，從而獲得廣泛的應用。</p><p>

10、;　　第二章 D觸發(fā)器原理圖設計</p><p>　　2.1D觸發(fā)器原理圖設計</p><p>　　主從D觸發(fā)器工作原理及邏輯電路圖如圖2.2.1所示。</p><p>　　2.1.1邏輯電路圖</p><p>　　本設計D觸發(fā)器是由4個傳輸門和5個非門組成的，如圖2.2.1所示。</p><p>　　圖2.2.1

11、 D觸發(fā)器邏輯電路圖</p><p><b>　　2.2.2工作原理</b></p><p>　　此D觸發(fā)器工作時分兩種工作作態(tài)：</p><p>　?。ǎ保┊敃r鐘信號CLK＝０時，TG1導通，TG2截止，輸入信號D送入主觸發(fā)器。例如，D為1時，經TG1傳到G1的輸入端，使Q′=0，Q′=1。同時，TG3截止，TG4導通，顯然G3的輸入端和G4

12、的輸出端經TG4連通，使觸發(fā)器維持在原來的狀態(tài)不變。</p><p>　　（２）當CLK由０跳變到１后，TG1截止，TG2導通，由此切斷了D端與主觸發(fā)器的聯(lián)系，且同時TG2將G1的輸入端和G2的輸出端連通，使主觸發(fā)器維持原態(tài)不變。從觸發(fā)器的情況是，TG3導通，TG4截止，主觸發(fā)器的狀態(tài)送入從觸發(fā)器。Q′=0經TG3傳給G3的輸入，于是Q=0，Q=1。</p><p>　　如上所述，圖2.

13、2.1所示觸發(fā)器是在CLK的上升沿觸發(fā)翻轉。如果把所有傳輸門上的控制信號CLK和 對換，那么就改成下降沿觸發(fā)。而觸發(fā)器的狀態(tài)僅取決于CLK信號上升沿到達前瞬間的Ｄ信號。</p><p>　　如果以Ｑｎ＋１表示CLK信號下降沿到達后觸發(fā)器的狀態(tài)，則Ｄ觸發(fā)器的特性可以用下式來表達：Ｑｎ＋１＝Ｄ，稱為Ｄ觸發(fā)器的特性方程。它反映了觸發(fā)器在時鐘信號作用后的狀態(tài)與此前輸入信號Ｄ的關系。</p><

14、p>　　第三章 D觸發(fā)器版圖設計</p><p>　　它是根據電子電路的性能要求和制造工藝的水平，按照一定的規(guī)則，將電子線路圖設計成光刻掩膜版圖，這些掩模版圖包括制造集成電路所用的阱、有源區(qū)、多晶硅、P+注入、N+注入、接觸孔、通孔、多層金屬連線等工序的幾何圖形。對于某一種集成電路后電路來說，它的版圖是一組復合圖，即由上述各個工序的圖形疊加而成。這些圖形的大小和形狀是不同的，在同一層圖形中對于圖形的大小和

15、圖形的間距有嚴格要求；在不同的圖形層之間，對于圖形的相對位置及對準也有嚴格的要求，這些要求由一種稱為版圖設計規(guī)則的文件進行規(guī)定。</p><p>　　3.1版圖設計規(guī)則</p><p>　　集成電路版圖設計規(guī)則一般都包含以下4種規(guī)則</p><p><b>　　（1）最小寬度</b></p><p>　　版圖設計時，幾

16、何圖形的寬度和長度必須大于或等于設計規(guī)則中最小寬度的數值。例如，若金屬連線的寬度太窄，由于制造偏差的影響，可能導致金屬斷線，或者在局部過窄處形成大的電阻。</p><p><b>　?。?）最小間距</b></p><p>　　在同一層掩膜上，圖形之間的間隔必須大于或等于最小間距。例如如果兩條多晶硅連線間的間隔太小，就可能造成短路；在某些情況下，不同層的掩膜圖形間隔也

17、不能小雨最小間距，例如多晶硅與有源區(qū)之間要保持最小間距，避免發(fā)生重疊。</p><p><b>　?。?）最小包圍</b></p><p>　　N阱，N+和P+離子注入區(qū)在包圍有源區(qū)時，都應該有足夠的的余量，以確保即使出現(xiàn)光刻套準偏差時，器件有源區(qū)始終在N阱，N+和P+離子注入區(qū)內。另外，為了保證接觸孔位于多晶硅（或有源區(qū)）內，應使用多晶硅，有源區(qū)和金屬對接觸空四周都

18、要保持一定的覆蓋。</p><p><b>　?。?）最小延伸</b></p><p>　　某些圖形重疊于其他圖形之上時，不能僅僅到達邊緣為止，還應該延伸到邊緣之外一個最小長度。例如，多晶硅柵極必須延伸到有源區(qū)之外一定長度，以確保MOS管有源區(qū)邊緣能正常工作，避免源極和漏極在邊緣短路。集成電路版圖設計規(guī)則的作用是保證電路性能，易于在工藝中實現(xiàn)，并能取得較高的成品率。版

19、圖設計規(guī)則通常包括兩個主要方面：①規(guī)定圖形和圖形間距的最小容許尺寸；②規(guī)定各分版間的最大允許套刻偏差。集成電路制作中各類集成元件、器件及其間的隔離與互連等是在一套掩模版的控制下形成的。一套掩模版通常包括 4～10塊分版。每一塊分版是一組門設計的圖形的集合，整套版中的各分版相互都要能精密地配合和對整套掩模版圖形(簡稱版圖)的設計，是把電路的元件、器件和互連線圖形化，用它來控制制備工藝，使集成電路獲得預期的性能、功能和效果。例如，增強型負載

20、硅柵N溝道MOS型集成電路需要4塊分版,分別用以確定有源區(qū)、多晶硅、接觸孔和鋁連線。</p><p>　　本設計所采用的設計規(guī)則是Tanner Research 公司的2um硅柵設計規(guī)則，典型值如表4.1所示： </p><p>　　表3.1 典型設計規(guī)則</p><p>　　3.2D觸發(fā)器版圖設計</p><p>　　D觸發(fā)器的版圖采用2

21、行結構，構成D觸發(fā)器的單元有反相器和傳輸門，如圖3.2所示。</p><p>　　3.2 D觸發(fā)器版圖設計(總面積125*69.5μm²)</p><p>　　設計構想如圖3.3所示：左半部分用2個傳輸門共用一個輸出端，并G1和G2的源端共用一個電源和地，右半部分與做半部分同理擺放，這樣一來既可減少走線的難度又可減小版圖面積，一舉兩得。</p><p>　

22、　圖3.3 D觸發(fā)器版圖布局</p><p><b>　　第四章 工藝流程</b></p><p>　　4.1N阱CMOS工藝流程</p><p>　　原始材料是直徑為75～150毫米摻P型雜質的硅單晶棒，電阻率ρ=10歐·厘米左右。其工藝流程是：先經過切片、研磨和拋光等工藝（是硅片制備工藝)制備成厚度約300～500微米的圓形硅

23、片作為襯底，然后進行外延生長、氧化、光刻、擴散、蒸發(fā)、壓焊和多次硅片清洗，最后進行表面鈍化和成品封裝。</p><p>　　第五章 制備掩膜版</p><p>　　在硅平面器件及集成電路生產過程中，都是采用光刻工藝在SiO2、Si3N4、多晶層、外延層、金屬膜上刻蝕出選擇性窗口和布線，以獲得硅平面器件及集成電路的功能產品。每次光刻都必須有一塊掩膜版，一塊集成電路需要六七次以上以至十多次的

24、光刻，每次光刻之間都要嚴格套準，微小的差異都會影響產品的合格率。隨著集成電路向微型化發(fā)展，對光刻的要求更高，也就是說對制版的要求更高了。想要獲得高性能、高可靠性的集成電路產品，沒有一套高質量、高精度的掩膜版是絕對不可能的。</p><p>　　5.1集成電路對掩膜版的要求</p><p>　　版面圖形設計合理，尺寸要準確;</p><p>　　圖形邊緣要光潔，陡直

25、和無毛刺;</p><p><b>　　圖形對比度合適;</b></p><p>　　圖形內無針孔、小島等缺陷;</p><p>　　低版要耐用、平整、價廉;</p><p>　　整套版子要互套精確;</p><p>　　圖形區(qū)內有掩蔽作用，圖形外完全透過紫外光。</p><p

26、><b>　　5.2掩膜版版圖</b></p><p>　　此次項目中所用掩膜版數為十，如圖L1-L10所示：</p><p><b>　　L1版，多晶硅版</b></p><p>　　L2版，金屬1反刻版</p><p><b>　　L3版，有源區(qū)版</b></

27、p><p>　　L4版，N型注入區(qū)版</p><p>　　L5版，P型注入區(qū)版</p><p>　　L6版，多晶硅接觸孔版</p><p>　　L7版，金屬2反刻版</p><p><b>　　L8版，擴磷版</b></p><p>　　L9版，金屬接觸孔版</p>

28、<p>　　L10版，有源區(qū)接觸孔版</p><p>　　*總版圖圖形:X軸長度125μm，Y軸長度69.5μm，圖形有效面積為8687.5μm²</p><p>　　*L1、L3、L4、L5、L6、L7、L8、L9、L10版，有色區(qū)域為光刻版的不透光區(qū)。</p><p>　　*L2、L7版，為金屬反刻版，圖形有色區(qū)域為光刻版的透光區(qū)。<

29、;/p><p><b>　　總結</b></p><p>　　通過本次設計，我們再次復習了以前來所學的知識，把版圖設計與設計工藝相結合，對D觸發(fā)器及集成電路工藝的制作有了一個比較完整的認識和了解，并系統(tǒng)的掌握了制作的過程和方法。在設計的過程當中，每一個制作的環(huán)節(jié)都相當重要，否則將會直接影響產品質量，要求我們耐心細致，要有責任心，這對于未來在崗位上工作是很有益處的。<

30、/p><p><b>　　參考文獻</b></p><p>　　[1]廖裕評，陸瑞強.Tanner Pro集成電路版圖設計與布局實戰(zhàn)指導</p><p>　　科學出版社，2012。</p><p>　　[2]劉守義，鐘蘇主編數字電路技術基礎 清華大學出版社，2012。</p><