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文檔簡介
1、<p> 《 EDA技術(shù)及應(yīng)用課程設(shè)計 》</p><p><b> 課程設(shè)計報告</b></p><p> 題 目: 數(shù)字秒表的設(shè)計 </p><p> 院 (系): </p><p> 專業(yè)班級:
2、 </p><p> 學(xué)生姓名: </p><p> 學(xué) 號: </p><p> 指導(dǎo)教師: </p><p&g
3、t; 20 13 年 6 月 24 日至20 13 年 7 月 3 日</p><p> 數(shù)字秒表的設(shè)計 課程設(shè)計任務(wù)書</p><p><b> 目 錄</b></p><p> 目錄................................................
4、.........................1</p><p> 摘要.........................................................................2</p><p> 1.設(shè)計目的..................................................................
5、.3</p><p> 2.設(shè)計要求...................................................................3</p><p> 3.設(shè)計過程...................................................................3</p><p> 3
6、.1設(shè)計規(guī)劃...............................................................3</p><p> 3.2建立工程...............................................................4</p><p> 3.3建立各個功能模塊程序并進行仿真調(diào)試.............
7、........................5</p><p> 3.3.1 50MHz分頻為1000Hz分頻器的源程序...............................5</p><p> 3.3.2 50MHz分頻為100Hz分頻器的源程序................................5</p><p> 3.3.3
8、 改變分頻系數(shù)...................................................6</p><p> 3.3.4 十進制計數(shù)器的源程序...........................................7</p><p> 3.3.5 六進制計數(shù)器的源程序.....................................
9、......8</p><p> 3.3.6 數(shù)字秒表的源程序..............................................10</p><p> 3.3.7 數(shù)碼管顯示的源程序............................................12</p><p> 3.4建立邏輯圖...........
10、.................................................13</p><p> 3.5系統(tǒng)與外設(shè)端口的連接..................................................15</p><p> 3.6啟動程序觀察結(jié)果...............................................
11、.......15</p><p> 4.設(shè)計總結(jié)..................................................................16</p><p> 5.參考資料..................................................................17</p><p
12、> 附錄........................................................................18</p><p><b> 摘 要</b></p><p> 隨著人們生活水平的日益提高,社會體系的日益完善,人們對于各種應(yīng)用 器件的要求也越來越高。秒表作為日常生活中,特別是體育運動中應(yīng)用的特
13、別廣泛,所以精確且方便使用的秒表就被越來越多的人所選擇。本秒表計時器用于體育競賽及各種要求有較精確時的各領(lǐng)域,往常利用中小規(guī)模集成電路實現(xiàn),但一般體積大,使用攜帶不方便。利用VHDL在FPGA或CPLD上實現(xiàn)1/100秒計時控制器,能充分發(fā)揮VHDL與可編程邏輯器件靈活、高效、集成度高的特點。</p><p> 利用VHDL語言設(shè)計基于計算機電路中時鐘脈沖原理的數(shù)字秒表。該秒表能對0秒~59分59.59秒范圍進
14、行計時,顯示最長時間是59分59秒。計時精度達到10ms。設(shè)計了復(fù)位開關(guān)和啟停開關(guān)。復(fù)位開關(guān)可以在任何情況下使用,使用以后計時器清零,并做好下一次計時的準備。</p><p> 關(guān)鍵詞:EDA技術(shù) VHDL語言 計時器 數(shù)碼管 </p><p><b> 1.設(shè)計目的</b></p><p> 本次設(shè)計的目的就是在掌握EDA實驗開發(fā)
15、系統(tǒng)的初步使用基礎(chǔ)上,進一步了解EDA技術(shù),同時也對計算機系統(tǒng)中時鐘控制系統(tǒng)進行了解,掌握狀態(tài)機工作原理,同時了解計算機時鐘脈沖是怎么產(chǎn)生和工作的,以及怎樣變頻的。在掌握所學(xué)課程理論知識時。通過對數(shù)字秒表的設(shè)計,進行理論與實際的結(jié)合,提高與計算機有關(guān)設(shè)計能力,提高分析、解決計算機技術(shù)實際問題的能力。通過課程設(shè)計深入理解計算機結(jié)構(gòu)與控制實現(xiàn)的技術(shù),達到課程設(shè)計的目標。并讓我們從中認識到自己的不足,以便以后加以改正,彌補自己的不足,以達到實
16、驗效果。</p><p><b> 2. 設(shè)計要求</b></p><p> 1.計時精度應(yīng)大于1/100S,計時器能顯示1/100S的時間,誤差小于0.5秒。</p><p> 計時器的最大計時時間為1小時,為此需要6位的顯示器,顯示的最長時間為59分</p><p><b> 59.99秒。<
17、/b></p><p> 設(shè)置有復(fù)位和起/停開關(guān),復(fù)位開關(guān)用來使計數(shù)器清零,做好計時準備。起停開關(guān)的</p><p> 使用方法與傳統(tǒng)的機械式計數(shù)器相同,即按一下,啟動計時器開始計時,再按一下計</p><p><b> 時終止。</b></p><p><b> 3. 設(shè)計過程</b>
18、;</p><p><b> 3.1 設(shè)計規(guī)劃</b></p><p> 根據(jù)數(shù)字秒表的設(shè)計要求可以采用自頂向下的設(shè)計方案,系統(tǒng)的整體組裝設(shè)計原理圖如圖1所示,它主要由控制模塊、時基分頻模塊,計時模塊和顯示模塊四部分組成。各模塊分別完成計時過程的控制功能、計時功能與顯示功能。</p><p><b> 3.2 建立工程名<
19、/b></p><p> 打開QuartusII4.1,先執(zhí)行File下的New命令,新建源程序,新建文件類型的選擇界面如圖2所示。再執(zhí)行File下的New Project Wizard命令,如圖3所示,打開新建工程向?qū)?,根?jù)提示進行有關(guān)設(shè)置或選擇,創(chuàng)建一個新的工程,并要求工程名與頂層文件名一致。對于已經(jīng)建立的文件或工程,需要使用時打開即可。</p><p> 圖2 新建文件類
20、型的選擇界面 </p><p> 圖3 新建工程向?qū)Р僮?lt;/p><p> 3.3 建立各個功能模塊程序并進行仿真調(diào)試</p><p> 3.3.1 50MHz分頻為1000Hz分頻器的源程序</p><p> library ieee;</p><p> use ieee.std_logic_1164.
21、all;</p><p> entity clkgen1 is</p><p> port(clk:in std_logic;</p><p> newclk:out std_logic);</p><p> end entity clkgen1;</p><p> architecture art of c
22、lkgen1 is</p><p> signal cnt:integer range 0 to 10#49999#;</p><p><b> begin</b></p><p> process(clk)is</p><p><b> begin</b></p><p
23、> if clk'event and clk='1' then</p><p> if cnt=10#49999#then cnt<=0;</p><p> else cnt<=cnt+1;</p><p><b> end if;</b></p><p><b&g
24、t; end if;</b></p><p> end process;</p><p> process(cnt)is</p><p><b> begin</b></p><p> if cnt=10#49999#then newclk<='1';</p>
25、<p> else newclk<='0';</p><p><b> end if;</b></p><p> end process;</p><p> end architecture art;</p><p> 3.3.2 50MHz分頻為100Hz分頻器的源程序<
26、;/p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> entity clkgen is</p><p> port(clk:in std_logic;</p><p> newclk:out std_logic);</p&
27、gt;<p> end entity clkgen;</p><p> architecture art of clkgen is</p><p> signal cnt:integer range 0 to 10#499999#;</p><p><b> begin</b></p><p>
28、process(clk)is</p><p><b> begin</b></p><p> if clk'event and clk='1' then</p><p> if cnt=10#499999#then cnt<=0;</p><p> else cnt<=cnt+
29、1;</p><p><b> end if;</b></p><p><b> end if;</b></p><p> end process;</p><p> process(cnt)is</p><p><b> begin</b>
30、</p><p> if cnt=10#499999#then newclk<='1';</p><p> else newclk<='0';</p><p><b> end if;</b></p><p> end process;</p><p
31、> end architecture art;</p><p> 3.3.3 改變分頻系數(shù)</p><p> 在本次設(shè)計中因為分頻常數(shù)為500000比較大,其輸出需要計數(shù)500000次才發(fā)生一次變化,在我們設(shè)定的時間間隔內(nèi),根本看不到輸出的變化,也無法判斷該程序的真確與否,故我們將分頻系數(shù)改為30其仿真程序如下:</p><p> library i
32、eee;</p><p> use ieee.std_logic_1164.all;</p><p> entity clkgen is</p><p> port(clk:in std_logic;</p><p> newclk:out std_logic);</p><p> end entity cl
33、kgen;</p><p> architecture art of clkgen is</p><p> --signal cnt:integer range 0 to 10#499999#;</p><p> signal cnt:integer range 0 to 10#29#;</p><p><b> begin
34、</b></p><p> process(clk)is</p><p><b> begin</b></p><p> if clk'event and clk='1' then</p><p> --if cnt=10#499999#then cnt<=0;</
35、p><p> if cnt=10#29#then cnt<=0;</p><p> else cnt<=cnt+1;</p><p><b> end if;</b></p><p><b> end if;</b></p><p> end process
36、;</p><p> process(cnt)is</p><p><b> begin</b></p><p> --if cnt=10#499999#then newclk<='1';</p><p> if cnt=10#29#then newclk<='1';
37、</p><p> else newclk<='0';</p><p><b> end if;</b></p><p> end process;</p><p> end architecture art;</p><p> 仿真結(jié)果如下圖4所示: <
38、/p><p> 圖4 CLKGEN的時序仿真結(jié)果</p><p> 3.3.4 十進制計數(shù)器的源程序</p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;&l
39、t;/p><p> entity cnt10 is</p><p> port(clk:in std_logic;</p><p> clr:in std_logic;</p><p> ena:in std_logic;</p><p> cq:out std_logic_vector(3 downto 0);
40、</p><p> co:out std_logic);</p><p> end entity cnt10;</p><p> architecture art of cnt10 is</p><p> signal cqi:std_logic_vector(3 downto 0);</p><p><
41、b> begin</b></p><p> process(clk,clr,ena)is</p><p><b> begin</b></p><p> if clr='1' then cqi<="0000"; </p><p> elsif clk&
42、#39;event and clk='1' then</p><p> if ena='1' then</p><p> if cqi="1001" then cqi<="0000";</p><p> else cqi<=cqi+'1';end if;<
43、/p><p><b> end if;</b></p><p><b> end if;</b></p><p> end process;</p><p> process(cqi)is</p><p><b> begin</b></p&
44、gt;<p> if cqi="0000" then co<='1';</p><p> else co<='0';end if;</p><p> end process;</p><p><b> cq<=cqi;</b></p>&l
45、t;p> end architecture art;</p><p> 其仿真結(jié)果如下圖5所示:</p><p> 圖5 十進制計數(shù)器的時序仿真結(jié)果</p><p> 3.3.5 六進制計數(shù)器的源程序</p><p> library ieee;</p><p> use ieee.std_log
46、ic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity cnt6 is</p><p> port(clk:in std_logic;</p><p> clr:in std_logic;</p><p> ena:in s
47、td_logic;</p><p> cq:out std_logic_vector(3 downto 0);</p><p> co:out std_logic);</p><p> end entity cnt6;</p><p> architecture art of cnt6 is</p><p>
48、 signal cqi:std_logic_vector(3 downto 0);</p><p><b> begin</b></p><p> process(clk,clr,ena)is</p><p><b> begin</b></p><p> if clr='1'
49、; then cqi<="0000"; </p><p> elsif clk'event and clk='1' then</p><p> if ena='1' then</p><p> if cqi="0101" then cqi<="0000&quo
50、t;;</p><p> else cqi<=cqi+'1';end if;</p><p><b> end if;</b></p><p><b> end if;</b></p><p> end process;</p><p> pr
51、ocess(cqi)is</p><p><b> begin</b></p><p> if cqi="0000" then co<='1';</p><p> else co<='0';end if;</p><p> end process;&
52、lt;/p><p><b> cq<=cqi;</b></p><p> end architecture art;</p><p> 其仿真結(jié)果如下圖6所示:</p><p> 圖6 六進制計數(shù)器的時序仿真結(jié)果</p><p> 六進制計數(shù)器無進位和清零信號和使能信號的源程序:&l
53、t;/p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;</p><p> entity cnt6666 is</p><p> port(clk:in std_l
54、ogic;</p><p> cq:out std_logic_vector(2 downto 0));</p><p> end entity cnt6666;</p><p> architecture art of cnt6666 is</p><p> signal cqi:std_logic_vector(2 downto
55、0);</p><p><b> begin</b></p><p> process(clk)is</p><p><b> begin</b></p><p> if clk'event and clk='1' then</p><p>
56、 if cqi="101" then cqi<="000";</p><p> else cqi<=cqi+'1';end if;</p><p><b> end if;</b></p><p> end process;</p><p><
57、;b> cq<=cqi;</b></p><p> end architecture art;</p><p> 其仿真結(jié)果如下圖7所示:</p><p> 圖7 六進制(無清零信號和使能信號)的時序仿真結(jié)果</p><p> 3.3.6 數(shù)字秒表的源程序</p><p> li
58、brary ieee;</p><p> use ieee.std_logic_1164.all;</p><p> entity times is</p><p> port(clr:in std_logic;</p><p> clk:in std_logic;</p><p> ena:in std_l
59、ogic;</p><p> dout:out std_logic_vector(23 downto 0));</p><p> end entity times;</p><p> architecture art of times is</p><p> component clkgen is</p><p&g
60、t; port(clk:in std_logic;</p><p> newclk:out std_logic);</p><p> end component clkgen;</p><p> component cnt10 is</p><p> port(clk,clr,ena:in std_logic;</p>
61、<p> cq:out std_logic_vector(3downto 0);</p><p> co:out std_logic);</p><p> end component cnt10;</p><p> component cnt6 is</p><p> port(clk,clr,ena:in std_lo
62、gic;</p><p> cq:out std_logic_vector(3downto 0);</p><p> co:out std_logic);</p><p> end component cnt6;</p><p> signal s0:std_logic;</p><p> signal s1
63、,s2,s3,s4,s5:std_logic;</p><p><b> begin</b></p><p> u0:clkgen port map(clk=>clk,newclk=>s0);</p><p> u1:cnt10 port map(s0,clr,ena,dout(3 downto 0),s1);</p&g
64、t;<p> u2:cnt10 port map(s1,clr,ena,dout(7 downto 4),s2);</p><p> u3:cnt10 port map(s2,clr,ena,dout(11 downto 8),s3);</p><p> u4:cnt6 port map(s3,clr,ena,dout(15 downto 12),s4);</p&
65、gt;<p> u5:cnt10 port map(s4,clr,ena,dout(19 downto 16),s5);</p><p> u6:cnt6 port map(s5,clr,ena,dout(23 downto 20));</p><p> end architecture art;</p><p> 其仿真結(jié)果如下圖8所示:&l
66、t;/p><p> 圖8 數(shù)字秒表的時序仿真結(jié)果</p><p> 3.3.7 數(shù)碼管顯示的源程序</p><p> library ieee;</p><p> use ieee.std_logic_1164.all;</p><p> use ieee.std_logic_unsigned.all;<
67、;/p><p> entity led is</p><p> port(din: in std_logic_vector(3 downto 0);</p><p> dout: out std_logic_vector(6 downto 0));</p><p><b> end led;</b></p>
68、;<p> architecture behv of led is</p><p><b> begin</b></p><p> process(din)</p><p><b> begin</b></p><p> case din is</p><
69、p> when "0000" => dout<="0111111";</p><p> when "0001" => dout<="0000110";</p><p> when "0010" => dout<="1011011&qu
70、ot;;</p><p> when "0011" => dout<="1001111";</p><p> when "0100" => dout<="1100110";</p><p> when "0101" => dout&
71、lt;="1101101";</p><p> when "0110" => dout<="1111101";</p><p> when "0111" => dout<="0000111";</p><p> when "10
72、00" => dout<="1111111";</p><p> when "1001" => dout<="1101111";</p><p> when "1010" => dout<="1110111";</p><
73、p> when "1011" => dout<="1111100";</p><p> when "1100" => dout<="0111001";</p><p> when "1101" => dout<="1011110&qu
74、ot;;</p><p> when "1110" => dout<="1111001";</p><p> when "1111" => dout<="1110001";</p><p> when others => dout<="
75、0000000";</p><p><b> end case;</b></p><p> end process;</p><p><b> end behv;</b></p><p><b> 3.4 建立邏輯圖</b></p><p&
76、gt;<b> 邏輯總圖如下圖9:</b></p><p><b> 圖9邏輯總圖</b></p><p> 其中times邏輯圖如下圖10:</p><p> 圖10 times邏輯圖</p><p> LED的顯示模塊原理:LED有段碼和位碼之分,所謂段碼就是讓LED顯示出8.的八位
77、數(shù)據(jù),一般情況下要通過一個譯碼電路,將輸入的4位2進制數(shù)轉(zhuǎn)換為與LED顯示對應(yīng)的8位段碼。位碼也就是LED的顯示使能端,對于共陰級的LED而言,低電平使能(在本實驗箱中所有的LED均位共陰級的),在本實驗中設(shè)計了一個3位的循環(huán)計數(shù)器,將計數(shù)結(jié)果輸入到3-8譯碼器74ls138,譯碼結(jié)果輸出即可依次使能每個LED。</p><p> Display邏輯圖如下圖11:</p><p> 圖
78、11 Display邏輯圖</p><p> 3.5 系統(tǒng)與外設(shè)端口的連接</p><p> 系統(tǒng)與外設(shè)端口的連接如下圖12:</p><p> 圖12 系統(tǒng)與外設(shè)端口的連接</p><p> 3.6 啟動程序觀察結(jié)果</p><p> 系統(tǒng)與外設(shè)端口連接完畢就可以開始下載、選擇、啟動,觀察結(jié)果如下圖13
79、:</p><p> 圖13 觀察結(jié)果圖</p><p><b> 4. 設(shè)計總結(jié)</b></p><p> 在本次設(shè)計過程中,我查閱了大量的書籍,不但鞏固和加深了所學(xué)的專業(yè)基礎(chǔ)課知識,還將所學(xué)的知識融會貫通,并且將課本與實際相結(jié)合,真正實現(xiàn)了學(xué)有所用。</p><p> 通過這次課程設(shè)計之后,一定把以前所學(xué)過
80、的知識重新溫故。我懂得了理論與實際相結(jié)合是很重要的,只有理論知識是遠遠不夠的,只有把所學(xué)的理論知識與實踐相結(jié)合起來,從理論中得出結(jié)論,才能真正提高自己的實際動手能力和獨立思考的能力。在課程設(shè)計過程中遇到各種問題是常有的,但我們應(yīng)該將每次遇到的問題記錄下來,并分析清楚,以免下次再碰到同樣的問題的。課程設(shè)計結(jié)束了,但是從中學(xué)到的知識會讓我受益終身。發(fā)現(xiàn)、提出、分析、解決問題和實踐能力的提高都會受益于我在以后的學(xué)習(xí)、工作和生活中。設(shè)計過程,好
81、比是我們?nèi)祟惓砷L的歷程,常有一些不如意,但畢竟這是第一次做,難免會遇到各種各樣的問題。在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處,對以前所學(xué)過的知識理解得不夠深刻,掌握得不夠牢固。我們通過查閱大量有關(guān)資料,并在小組中互相討論,交流經(jīng)驗和自學(xué),若遇到實在搞不明白的問題就會及時請教老師,使自己學(xué)到了不少知識,也經(jīng)歷了不少艱辛,但收獲同樣巨大。通過這次課程設(shè)計我也發(fā)現(xiàn)了自身存在的不足之處,雖然感覺理論上已經(jīng)掌握,但在運用到實踐的過程中仍有意想不到的困
82、惑,經(jīng)過一番努力才得以解決。這也激發(fā)了我今后努力學(xué)習(xí)的興趣,我想這將對我以后的學(xué)習(xí)</p><p> 我在做設(shè)計時總是會犯一些錯誤,只有經(jīng)過不停的改錯不停的編譯得到正確的程序說明了作為軟件編程人員是不能粗心大意的,一個程序的質(zhì)量的高低與你細心與否有著一定的聯(lián)系。在編程時,我充分使用了結(jié)構(gòu)化的思想,這樣程序檢查起來也比較方便,調(diào)試時也給了我很大方便,只要一個模塊一個模塊的進行調(diào)就可以了,充分體現(xiàn)了結(jié)構(gòu)化編程的優(yōu)勢
83、。在設(shè)計中要求我要有耐心和毅力,還要細心,稍有不慎,一個小小的錯誤就會導(dǎo)致結(jié)果的不正確,而對錯誤的檢查要求我要有足夠的耐心,通過這次設(shè)計和設(shè)計中遇到的問題,也積累了一定的經(jīng)驗,對以后從事集成電路設(shè)計工作會有一定的幫助。</p><p> 在應(yīng)用VHDL的過程中讓我真正領(lǐng)會到了其并行運行與其他軟件順序執(zhí)行的差別及其在電路設(shè)計上的優(yōu)越性。用VHDL硬件描述語言的形式來進行數(shù)字系統(tǒng)的設(shè)計方便靈活,利用EDA軟件進行編
84、譯優(yōu)化仿真極大地減少了電路設(shè)計時間和可能發(fā)生的錯誤,降低了開發(fā)成本,這種設(shè)計方法在數(shù)字系統(tǒng)設(shè)計中發(fā)揮越來越重要的作用。</p><p> 通過本次實驗我對EDA軟件更加了解,同時將所學(xué)的理論知識加以運用,以加深對理論知識的理解,也鍛煉了自己的動手能力,在此次實驗中我充分認識到自己的不足,并努力加以改正。</p><p><b> 5. 參考資料</b></p
85、><p> [1] 譚會生,張昌凡.EDA技術(shù)及應(yīng)用.第2版.西安:西安電子科技大學(xué)出版社.</p><p> [2] 潘松,黃繼業(yè).EDA技術(shù)與VHDL.第3版.北京:清華大學(xué)出版社,2003.</p><p> [3] 李蘭英.NiosII嵌入式軟核SOPC設(shè)計原理及應(yīng)用.北京:北京航空航天大學(xué)出版社,2006.</p><p>
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