eda課程設(shè)計--秒表設(shè)計

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1、　　題目：秒表設(shè)計　　內(nèi)容　　一：設(shè)計任務(wù)與要求　　秒表的邏輯結(jié)構(gòu)比較簡單，它主要由、顯示譯碼器、分頻器、十進制計數(shù)器、報警器和六進制計數(shù)器組成。在整個秒表中最關(guān)鍵是如何獲得一個精確

2、的100Hz計時脈沖，除此之外，整個秒表還需要一個啟動信號和一個歸零信號，以便能夠隨時啟動及停止。秒表有六個輸出顯示，分別為百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6個計數(shù)器與之對應(yīng)，6個個計數(shù)器全為BCD碼輸出，這樣便于同時顯示譯碼器的連接。當(dāng)計時達(dá)60分鐘后，蜂鳴器鳴響3聲。　　二：設(shè)計原理　　本系

3、統(tǒng)采用自上向下的設(shè)計方案，系統(tǒng)的整體設(shè)計組裝原理圖如圖2-1所示，它主要由控制模塊，時基分屏模塊，計時模塊和顯示模塊四部分組成。各模塊分別完成控制，分屏，計時和顯示的功能　　設(shè)計原理圖　　程序模塊　　1、控制模塊程序&l

4、t;/b>　　library ieee;　　use ieee.std_logic_1164.all; 　　use ieee.std_logic_unsigned.all;　　entity ctrl is&l

5、t;p>　　port(clr,clk,sp:in std_logic; 　　en:out std_logic);　　end ctrl;　　architecture behave of ctrl is　　ty

6、pe states is (s0,s1,s2,s3);　　signal current_state,next_state:states;　　begin　　com:process(sp,current_state)

7、begin　　case current_state is　　when s0=>en<='0';if sp='1' then next_state<=s1;else next_state<=s0;end if;　　when s1=>e

8、n<='1';if sp='1' then next_state<=s1;else next_state<=s2;end if;　　when s2=>en<='1';if sp='1' then next_state<=s3;else next_state<=s2;end if;</p

9、>　　when s3=>en<='0';if sp='1' then next_state<=s3;else next_state<=s0;end if;　　end case;　　end process;<

10、;p>　　synch:process(clk)　　begin　　if clr='1' then 　　current_state<=s0;　　elsif clk'event and clk='

11、1' then　　current_state<=next_state;　　end if;　　end process;　　end behave;　　2、時基分頻模塊程序</p

12、>　　library ieee;　　use ieee.std_logic_1164.all;　　entity cb10 is　　port(clk: in std_logic;　　co: buffer std_logic);

13、　　end cb10;　　architecture art of cb10 is　　signal counter:integer range 0 to 49999;　　begin

14、;　　process(clk)　　begin　　if (clk='1' and clk'event) then　　if counter=49999 then　　counter<=0;

15、　　co<= not co;　　else　　counter<=counter+1;　　end if;　　end if;<

16、/p>　　end process;　　end art;　　3、計時模塊的程序　　1）、十進制計數(shù)器　　library ieee;

17、　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cdu10 is　　port(clk,clr,en: in std_logic;

18、cn: out std_logic;　　count10: out std_logic_vector(3 downto 0));　　end cdu10;　　architecture art of cdu10 is　　signal temp:std_logic_vector(

19、3 downto 0);　　begin　　process(clk,clr)　　begin　　if clr='1' then 　　temp&

20、lt;="0000";　　cn<='0'; 　　elsif (clk'event and clk='1') then　　if en='1' then

21、　if temp>="1001" then 　　temp<="0000";　　cn<='1'; 　　else 　　temp

22、<=temp+1;　　cn<='0'; 　　end if; 　　end if; 　　end if; </b

23、>　　count10<=temp;　　end process;　　end art;　　2）、六進制計數(shù)器　　library ieee;<

24、/p>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cdu6 is　　port(clk,clr,en: in std_logic;　　cn: o

25、ut std_logic;　　count6: out std_logic_vector(3 downto 0));　　end cdu6;　　architecture art of cdu6 is　　signal temp:std_lo

26、gic_vector(3 downto 0);　　begin 　　process(clk,clr)　　begin　　if clr='1' then <

27、p>　　temp<="0000";　　cn<='0'; 　　elsif (clk'event and clk='1') then　　if en='1' then

28、　　if temp="0110" then 　　temp<="0000";　　cn<='1'; 　　else <p&g

29、t;　　temp<=temp+1;　　cn<='0'; 　　end if; 　　end if; 　　end if

30、; 　　count6<=temp; 　　end process; 　　end art;　　3）計時器程序　　library ie

31、ee;　　use ieee.std_logic_1164.all;　　entity count is　　port(clk:in std_logic;　　clr:in std_logic;　　en:in std_logic;<

32、/p>　　S_10ms:out std_logic_vector(3 downto 0);　　S_100ms:out std_logic_vector(3 downto 0);　　S_1s:out std_logic_vector(3 downto 0);　　S_10s:out std

33、_logic_vector(3 downto 0);　　M_1min:out std_logic_vector(3 downto 0);　　M_10min:out std_logic_vector(3 downto 0));　　end count;　　architectu

34、re art of count is　　component cdu10　　port(clk,clr,en: in std_logic;　　cn: out std_logic;　　count10: out std_logic_vector(3 downto 0));<

35、/p>　　end component cdu10;　　component cdu6　　port(clk,clr,en: in std_logic;　　cn: out std_logic;　　count6: out std_logic_vecto

36、r(3 downto 0));　　end component cdu6;　　signal A,B,C,D,E,F:std_logic;　　begin 　　U1:cdu10 port map (clk,clr,en,A,S_10ms);

37、　　U2:cdu10 port map (A,clr,en,B,S_100ms);　　U3:cdu10 port map (B,clr,en,C,S_1s);　　U4:cdu6 port map (C,clr,en,D,S_10s);　　U5:cdu10 port map

38、 (D,clr,en,E,M_1min);　　U6:cdu10 port map (E,clr,en,F,M_10min);　　end art;　　4、顯示模塊程序　　1)七段譯碼驅(qū)動器程序<

39、;/p>　　library ieee; 　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned; 　　entity bcd7 is 　　port(bcd:in std_logic_

40、vector(3 downto 0); 　　led:out std_logic_vector(6 downto 0)); 　　end bcd7 ; 　　architecture art of bcd7 is 　　begin <

41、/p>　　led<= "0111111" when bcd="0000"else　　"0000110" when bcd="0001"else　　"1011011" when bcd="0010"

42、else　　"1001111" when bcd="0011"else　　"1100110" when bcd="0100"else　　"1101101" when bcd="0101"e

43、lse　　"1111101" when bcd="0110"else　　"0000111" when bcd="0111"else　　"1111111" when bcd="1000"el

44、se　　"1101111" when bcd="1001"else　　"0000000";　　end art; 　　2）數(shù)據(jù)選擇器程序

45、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_UNSIGNED.all;　　entity mulx is　　port(clk:in std_lo

46、gic;　　clr:in std_logic;　　en:in std_logic;　　S_10ms:in std_logic_vector(3 downto 0);　　S_100ms:in std_logic_vector(3 downto 0);

47、　　S_1s:in std_logic_vector(3 downto 0);　　S_10s:in std_logic_vector(3 downto 0);　　M_1min:in std_logic_vector(3 downto 0);　　M_10min:in std_logic_vecto

48、r(3 downto 0);　　outbcd:out std_logic_vector(3 downto 0);　　seg:out std_logic_vector(2 downto 0));　　end mulx;　　architec

49、ture art of mulx is　　signal count:std_logic_vector(2 downto 0);　　begin　　process(clk)　　begin</p&

50、gt;　　if (clr='1') then 　　count<="111";　　elsif (clk='1'and clk'event) then　　if en='1' then<

51、p>　　if count="101" then　　count<="000"; 　　else count<=count+1;　　end if;　　end if

52、;　　end if;　　end process;　　process(clk)　　begin　　if clk'event and

53、 clk='1'then　　case count is　　when "000"=>outbcd<=S_10ms; seg<="000";　　when "001"=>outbcd<=S_100ms; se

54、g<="001";　　when "010"=>outbcd<=S_1s; seg<="010";　　when "011"=>outbcd<=S_10s; seg<="011";

55、　　when "100"=>outbcd<=M_1min; seg<="100";　　when "101"=>outbcd<=M_10min; seg<="101";　　when others=>null;&l

56、t;/p>　　end case;　　end if;　　end process;　　end art;　　頂層設(shè)計源

57、程序　　library ieee;　　use ieee.std_logic_1164.all;　　entity stopwatch is 　　port (sp:in std_logic ;　　clr:in st

58、d_logic;　　clk:in std_logic;　　led:out std_logic_vector(6 downto 0);　　seg:out std_logic_vector(2 downto 0));　　end stopwatch;&l

59、t;p>　　architecture art of stopwatch is 　　component ctrl　　port(clr:in std_logic ;　　clk:in std_logic ;　　sp:in std_logic ;&l

60、t;p>　　en:out std_logic );　　end component;　　component cb10　　port(clk:in std_logic;　　co:out std_logic);　　end compo

61、nent;　　component count　　port (clk:in std_logic;　　clr:in std_logic;　　en:in std_logic;　　S_10ms:out std_logic_vector(3

62、 downto 0);　　S_100ms:out std_logic_vector(3 downto 0);　　S_1s:out std_logic_vector(3 downto 0);　　S_10s:out std_logic_vector(3 downto 0);

63、　M_1min:out std_logic_vector(3 downto 0);　　M_10min:out std_logic_vector(3 downto 0));　　end component;　　component bcd7　　port(bcd:in std_l

64、ogic_vector(3 downto 0);　　led:out std_logic_vector(6 downto 0));　　end component;　　component mulx　　port (clr:in std_logic;<

65、;p>　　clk:in std_logic;　　en:in std_logic;　　S_10ms:in std_logic_vector(3 downto 0);　　S_100ms:in std_logic_vector(3 downto 0);　　S_1s:in

66、std_logic_vector(3 downto 0);　　S_10s:in std_logic_vector(3 downto 0);　　M_1min:in std_logic_vector(3 downto 0);　　M_10min:in std_logic_vector(3 downto 0);</

67、p>　　outbcd:out std_logic_vector(3 downto 0);　　seg:out std_logic_vector(2 downto 0));　　end component;　　signal c,e:std_logic;

68、;　　signal ms10_s,ms100_s:std_logic_vector(3 downto 0);　　signal s1_s,s10_s:std_logic_vector(3 downto 0);　　signal min1_s,min10_s:std_logic_vector(3 downto 0);

69、　signal bcd_s,s:std_logic_vector(3 downto 0);　　begin　　u0:ctrl port map(clr,clk,sp,e);　　u1:cb10 port map(clk,c);　　u2:c

70、ount port map(c,clr,e,ms10_s,ms100_s,s1_s,s10_s,min1_s,min10_s);　　u3:mulx port map(clr,clk,e,ms10_s,ms100_s,s1_s,s10_s,min1_s,min10_s,bcd_s,seg);　　u4:bcd7 port map (bcd_s,led);&l

71、t;/p>　　end art;　　設(shè)計解決的關(guān)鍵問題　　本次設(shè)計的關(guān)鍵性問題是分頻和頂層文件的設(shè)計，在分頻代碼段中可以看出我們本次采用的主頻率是5MHZ。1/100秒的頻率為100HZ所以只需要用5MHZ乘以1/50000即可得到100HZ的分頻信號，

72、即1/100秒。數(shù)碼管顯示部分的關(guān)鍵就是弄清楚每個數(shù)字對應(yīng)的二進制代碼，剛開始我們用畫原理圖的方法進行頂層文件設(shè)計，完成了實驗，而后又嘗試用VHDL語言進行程序設(shè)計，雖然程序復(fù)雜而且老出編譯錯誤，期間反復(fù)看書，和上網(wǎng)查找資料，經(jīng)過幾天的修改終于將此頂層程序的設(shè)計工作完成。　　五：設(shè)計分工說明　　主程序設(shè)計，編寫實驗報

73、告——易新會　　程序修改，用VHDL語言頂層文件設(shè)計——陳虹余　　上機硬件調(diào)試，用原理圖的方法設(shè)計頂層文件——王偉　　收集相關(guān)資料、拍照——迪拉熱　　仿真結(jié)果與分析　　一：測

74、試數(shù)據(jù)選擇　　測試數(shù)據(jù)選擇為00：00：00——03：56：38　　二：波形分析　　三：問題說明　　數(shù)碼管的顯示由sel片選信號來控制。硬件調(diào)試功能正常。

75、　　總結(jié)　　開始VHDL語言不是很熟練，做設(shè)計時總是會犯一些錯誤且花費的時間比較多，例如在做頂層文件設(shè)計的時候總是會出現(xiàn)一些編譯錯誤，其中有些錯誤是因為一個字母沒寫對而導(dǎo)致，相比較來說在此次設(shè)計中用原理圖做頂層設(shè)計似乎更容易，當(dāng)然這主要是我們做的這個小設(shè)計不是一個大型的系統(tǒng)，當(dāng)系統(tǒng)復(fù)雜時用VHDL語言更省事，在編程時，我們使用了自頂向下的

76、設(shè)計思想，這樣程序檢查起來也比較方便，也便于小組分工，做EDA設(shè)計考驗我們的耐心、毅力和細(xì)心，而對錯誤的檢查要求我們要有足夠的耐心，通過這次實戰(zhàn)，我們對VHDL語言了解的更深了，也積累了一定的解決問題的經(jīng)驗，對以后從事集成電路設(shè)計工作會有一定的幫助。在設(shè)計工作中，分工很重要，即使你一個人能夠把整個程序?qū)懗鰜?，但與分工良好的組相比較，分工不好的組效率更低　　在應(yīng)用VHDL的過程中我們領(lǐng)會到了其并行

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