基于cpld的三相多波形函數(shù)發(fā)生器論文開題報(bào)告

1、<p>　　畢 業(yè) 設(shè) 計(jì) 開 題 報(bào) 告</p><p>　　基于CPLD的三相多波形函數(shù)發(fā)生器</p><p>　　系 別： 電子工程系 </p><p>　　班 級(jí)： 通信0303 </p><p>　　學(xué)生姓名： </p><p&g

2、t;　　指導(dǎo)教師： </p><p>　　2006 年 11 月 9 日</p><p><b>　　畢業(yè)設(shè)計(jì)開題報(bào)告</b></p><p>　　基于CPLD的三相多波形函數(shù)發(fā)生器的設(shè)計(jì)</p><p><b>　　1 主要技術(shù)指標(biāo)</b></p>

3、<p>　　設(shè)計(jì)制作一個(gè)基于CPLD的三相多波形函數(shù)發(fā)生器，能輸出正弦波、三角波、方波等波形的信號(hào)源電路。</p><p>　　a.對(duì)正弦波信號(hào)的要求為：</p><p>　　信號(hào)頻率范圍：20Hz-20kHz之間可調(diào)，步長(zhǎng)為10Hz；</p><p>　　頻率穩(wěn)定度：優(yōu)于1/10000；</p><p>　　非線性失真系數(shù)≤3%。

4、</p><p>　　b.對(duì)方波信號(hào)的要求是：</p><p>　　信號(hào)頻率范圍：20Hz-20kHz；</p><p>　　上升和下降時(shí)間<1µs；</p><p>　　c.對(duì)三角波信號(hào)的要求為：</p><p>　　信號(hào)頻率范圍：20Hz-20kHz之間可調(diào)。</p><p>

5、;　　d.對(duì)以上三種頻率均要求：</p><p>　　產(chǎn)生的頻率都可以預(yù)置；</p><p>　　要求負(fù)載為600Ω時(shí)，輸出信號(hào)的幅值大于3V；</p><p>　　輸出的信號(hào)幅值能在100mv~3V的范圍內(nèi)調(diào)整，步長(zhǎng)為100mV。 </p><p>　　以上三種波形之間的相位差均為120°。</p><p>

6、;<b>　　2 工作思路</b></p><p>　　數(shù)字直接頻率合成(Direct Digital Synthesis)是20世紀(jì)60年代末出現(xiàn)的第三代頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)，以時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成。DDS頻率轉(zhuǎn)換速度快，頻率分辨率高，并在頻率轉(zhuǎn)換時(shí)可保持相位的連續(xù)，因而易于實(shí)現(xiàn)多種調(diào)制功能。DDS是全數(shù)字化技術(shù)，其幅度、相位、頻率均可實(shí)現(xiàn)程控，并可通過更

7、換波形數(shù)據(jù)靈活實(shí)現(xiàn)任意波形。</p><p>　　數(shù)字直接頻率合成（DDS）是產(chǎn)生正弦波、方波、矩形波和三角波等比較理想的方法，可以通過軟件和硬件實(shí)現(xiàn)，即首先將構(gòu)成波形的數(shù)據(jù)編程存入EPROM中，然后再利用累加器按照頻率要求相對(duì)應(yīng)的相位增量作累加，再以累加器的相位值為地址碼，讀取存儲(chǔ)器中的波形數(shù)據(jù)，經(jīng)過D/A變換和濾波后得到波形信號(hào)輸出。</p><p>　　CPLD的內(nèi)部結(jié)構(gòu)首先由控制寄

8、存器將外部控制器送入的數(shù)據(jù)轉(zhuǎn)換為頻率和幅度控制字；然后再由分頻器根據(jù)頻率控制字進(jìn)行分頻并將輸出作為尋址計(jì)數(shù)器的時(shí)鐘；尋址計(jì)數(shù)器的尋址空間為360字節(jié)，由于尋址空間為360字節(jié)，故在輸出尋址數(shù)大于360時(shí)，須對(duì)360取模。通過模360加法器可以產(chǎn)生120°的相位差。模360加法器設(shè)計(jì)這個(gè)模塊是用來(lái)產(chǎn)生120°的相移，以形成三相相差為120°的輸出波形。</p><p>　　CPLD幅度

9、控制字經(jīng)D/A轉(zhuǎn)換輸出后，可作為查找表輸出DAC的參考電壓，</p><p>　　該參考電壓可通過改變幅度控制字來(lái)進(jìn)行改變，從而改變輸出信號(hào)的幅度。 </p><p>　　控制寄存器的設(shè)計(jì)主要是將外部控制器輸入的數(shù)據(jù)轉(zhuǎn)換為頻率和幅度控制字。</p><p>　　分頻比可變的分頻器模塊的設(shè)計(jì)主要是根據(jù)頻率控制字決定分頻倍數(shù)，從而輸出與頻率控制字相對(duì)應(yīng)的頻率時(shí)鐘，此模塊

10、的輸出可作為尋址計(jì)數(shù)器的時(shí)鐘。</p><p>　　尋址計(jì)數(shù)器主要用于產(chǎn)生對(duì)ROM尋址輸出波形數(shù)據(jù)的尋址信號(hào)，其尋址空間為360字節(jié)。可對(duì)ROM中的查找表進(jìn)行尋址，查找表ROM設(shè)計(jì)這個(gè)模塊主要用于存儲(chǔ)各種波形數(shù)據(jù)，以便通過尋址計(jì)數(shù)器尋址輸出并經(jīng)D/A轉(zhuǎn)換來(lái)輸出各種波形，其中包括正弦波、三角波、方波以及鋸齒波。</p><p>　　此方案可以方便地輸出多種三相波形，而且由于CPLD具有可編程

11、重置特性，因而可以方便地改變控制方式或更換波形數(shù)據(jù)，而且簡(jiǎn)單易行，易于系統(tǒng)升級(jí)，同時(shí)具有很高的性價(jià)比。</p><p>　　圖1 畢業(yè)設(shè)計(jì)流程圖</p><p>　　MAX+PLUSⅡ是第三代 CPLD/FPGA開發(fā)系統(tǒng)，它界面友好，使用方便；設(shè)計(jì)者無(wú)須精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)；可以采用多種設(shè)計(jì)輸入方式建立設(shè)計(jì)項(xiàng)目。MAX+PLUSⅡ的在平臺(tái)的操作菜單十分便于設(shè)計(jì)者運(yùn)用這些模塊完成較復(fù)雜的設(shè)

12、計(jì)；MAX+PLUSⅡ具有門級(jí)仿真器，可以進(jìn)行功能仿真和時(shí)序仿真，能產(chǎn)生精確的仿真結(jié)果。VHDL語(yǔ)言是一種硬件描述語(yǔ)言，它的全稱為“超高速集成電路硬件描述語(yǔ)言”。VHDL中，被描述的電路或系統(tǒng)由實(shí)體和結(jié)構(gòu)體兩個(gè)部分組成。實(shí)體說(shuō)明部分描述該電路或系統(tǒng)的接口信息，結(jié)構(gòu)體部分則描述該電路或系統(tǒng)的內(nèi)部結(jié)構(gòu)、數(shù)據(jù)流或動(dòng)作行為的情況，用它適配于模塊的輸入/輸出，體現(xiàn)出實(shí)體端口的功能。實(shí)體和結(jié)構(gòu)體相配合組成VHDL設(shè)計(jì)文件。一個(gè)設(shè)計(jì)實(shí)體可以包含一個(gè)或

13、多個(gè)結(jié)構(gòu)體，用于描述設(shè)計(jì)實(shí)體的邏輯結(jié)構(gòu)和邏輯功能。</p><p>　　基于CPLD和DDS技術(shù)的函數(shù)發(fā)生器可以實(shí)現(xiàn)信號(hào)波形的多樣化，而且方便可靠，簡(jiǎn)單經(jīng)濟(jì)，系統(tǒng)易于擴(kuò)展，同時(shí)可大大提高輸出信號(hào)的帶寬。</p><p>　　以上介紹的是基于可編程邏輯器件CPLD和數(shù)字直接頻率合成技術(shù)（DDS）的三相多波形函數(shù)發(fā)生器的基本原理，也就是進(jìn)行本次設(shè)計(jì)工作的工作思路。</p><

14、;p>　　圖2 CPLD的基本設(shè)計(jì)工作流程</p><p>　　3 課題的準(zhǔn)備情況及進(jìn)度計(jì)劃</p><p>　　在課題的準(zhǔn)備中，我查閱了圖書館的相關(guān)書籍并上網(wǎng)搜尋了相關(guān)資料，了解了許多關(guān)于DDS與CPLD方面的信息，使自己的對(duì)這一課題的認(rèn)識(shí)得到了提高，同時(shí)對(duì)制作此函數(shù)發(fā)生器有了很大信心?，F(xiàn)在前期準(zhǔn)備工作已基本完成。</p><p>　　進(jìn)度計(jì)劃：在06~07

15、學(xué)年下學(xué)期第十周以前完成。</p><p><b>　　4主要參考文獻(xiàn)</b></p><p>　　[1]沈明山.EDA技術(shù)及可編程器件應(yīng)用時(shí)訓(xùn)[M].北京：科學(xué)出版社.2003</p><p>　　[2]付慧生.復(fù)雜可編程邏輯器件與應(yīng)用設(shè)計(jì)[M] .北京：中國(guó)礦業(yè)大學(xué)出版社. 2003</p><p>　　[3]李國(guó)洪

16、，沈明山.可編程器件EDA技術(shù)與實(shí)踐[M] .北京：機(jī)械工業(yè)出版社.2004</p><p>　　[4]陳賾.CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程[M] .北京：科學(xué)出版社.2004</p><p>　　[5]蔡明生.電子設(shè)計(jì)[M] .北京： 高等教育出版社.2003</p><p>　　[6]李東升.電子設(shè)計(jì)自動(dòng)化與IC設(shè)計(jì)[M] .北京：高等教育出版社.20

17、04</p><p>　　[7]李洋.EDA技術(shù)實(shí)用教程[M] .北京：機(jī)械工業(yè)出版社.2005</p><p>　　[8]張秀娟，陳新華等.EDA設(shè)計(jì)與仿真實(shí)踐[M] .北京：機(jī)械工業(yè)出版社.2004</p><p>　　[9]尹常永.EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)[M] .陜西：西安電子科技大學(xué)出版社.2003</p><p>　　[10]潭會(huì)

18、生，張昌凡等.EDA技術(shù)與應(yīng)用（第二版）[M].陜西：西安電子科技大學(xué)出版社.2004</p><p>　　[11]王祖強(qiáng).電子實(shí)際自動(dòng)化（EDA）技術(shù)實(shí)驗(yàn)教程[M] .山東：山東大學(xué)出版社.2003</p><p>　　[12]朱正偉.EDA技術(shù)及應(yīng)用[M] .北京：清華大學(xué)出版社.2004</p><p>　　[13]劉艷萍，高振斌等.EDA實(shí)用技術(shù)及應(yīng)用[M]