超深亞微米SoC嵌入式可靠性失效預(yù)報(bào)技術(shù)研究.pdf

1、半導(dǎo)體技術(shù)的飛速發(fā)展已經(jīng)將集成電路技術(shù)帶到了超深亞微米時(shí)代,這使得集成電路性能更好、集成度更高。集成電路從其誕生以來(lái)就朝著高性能和高可靠性兩個(gè)方向不斷發(fā)展。器件尺寸縮小、電路性能提升的同時(shí),一些傳統(tǒng)的可靠性失效機(jī)理,如柵氧經(jīng)時(shí)擊穿、熱載流子注入、電遷移等對(duì)電路與器件的影響不但沒(méi)有減輕,而且一些以前可以忽略的失效機(jī)理如,負(fù)偏壓溫度不穩(wěn)定性,也變得越來(lái)越不能忽視了。因此,在一些可靠性要求較高的應(yīng)用領(lǐng)域,可靠性失效嚴(yán)重威脅著 SoC(Syst

2、em on Chip)乃至系統(tǒng)的安全,甚至一塊電路的失效都可能會(huì)帶來(lái)重大的損失甚至是災(zāi)難性的后果。本研究提出了一種新的SoC可靠性測(cè)試與壽命預(yù)報(bào)技術(shù)。針對(duì)柵氧經(jīng)時(shí)擊穿、熱載流子注入、負(fù)偏壓不穩(wěn)定性、電遷移失效機(jī)理,設(shè)計(jì)若干種專用于可靠性測(cè)試的電路單元,其可作為IP(Intellectual Property)嵌入到主電路之中。
　　本研究主要內(nèi)容包括：⑴從可靠性基礎(chǔ)理論出發(fā),基于超深亞微米時(shí)代可靠性測(cè)試遇到的困難,創(chuàng)新性地提出了可

3、靠性預(yù)報(bào)單元的設(shè)計(jì)理念;并針對(duì)單個(gè)失效機(jī)理設(shè)計(jì)單一失效機(jī)理的預(yù)報(bào)實(shí)現(xiàn)方案。⑵基于柵介質(zhì)經(jīng)時(shí)擊穿的失效機(jī)理、失效模型以及壽命的威布爾分布,提出了柵介質(zhì)失效監(jiān)測(cè)電路,求出電路設(shè)計(jì)所需參數(shù)的表達(dá)式。針對(duì)設(shè)計(jì)的柵氧擊穿監(jiān)測(cè)單元電路,基于臺(tái)積電的0.18μm CMOS工藝設(shè)計(jì)了監(jiān)測(cè)電路版圖,并進(jìn)行了投片。對(duì)獲得的監(jiān)測(cè)電路以及用于柵氧經(jīng)時(shí)擊穿加速實(shí)驗(yàn)的測(cè)試電容進(jìn)行了大量的實(shí)驗(yàn),獲得設(shè)計(jì)所需的參數(shù),對(duì)電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。⑶基于熱載流子注入

4、發(fā)生的機(jī)理,提出了熱載流子失效監(jiān)測(cè)電路的設(shè)計(jì)方案。針對(duì)熱載流子注入對(duì)器件及電路的影響,設(shè)計(jì)了熱載流子注入失效監(jiān)測(cè)電路?；谂_(tái)積電的0.18μmCMOS工藝設(shè)計(jì)了熱載流子注入失效監(jiān)測(cè)單元電路版圖,并進(jìn)行了投片。對(duì)獲得的監(jiān)測(cè)電路以及用于加速壽命實(shí)驗(yàn)的環(huán)形振蕩器進(jìn)行了熱載流子加速壽命實(shí)驗(yàn),驗(yàn)證了環(huán)形振蕩器振蕩頻率隨時(shí)間的變化關(guān)系,對(duì)電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。⑷基于負(fù)偏壓溫度不穩(wěn)定性發(fā)生的機(jī)理,提出了負(fù)偏壓溫度不穩(wěn)定性失效監(jiān)測(cè)電路的設(shè)計(jì)方

5、案。針對(duì)負(fù)偏壓溫度不穩(wěn)定性對(duì)器件及電路的影響,設(shè)計(jì)了負(fù)偏壓溫度不穩(wěn)定性失效監(jiān)測(cè)電路?；谂_(tái)積電的0.18μm CMOS工藝設(shè)計(jì)了負(fù)偏壓溫度不穩(wěn)定性失效監(jiān)測(cè)單元電路版圖,并進(jìn)行了投片。對(duì)獲得的監(jiān)測(cè)電路以及用于加速壽命實(shí)驗(yàn)的金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管( MOSFET:Metal-Oxide-Semiconductor Field Effect Transistors)進(jìn)行負(fù)偏壓溫度實(shí)驗(yàn),驗(yàn)證了負(fù)偏壓溫度應(yīng)力時(shí)間也符合小數(shù)冪指數(shù)函數(shù)關(guān)系

6、,對(duì)電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。⑸基于電遷移發(fā)生的機(jī)理,提出了電遷移失效監(jiān)測(cè)電路的設(shè)計(jì)方案。針對(duì)電遷移對(duì)器件及電路的影響,設(shè)計(jì)了電遷移失效監(jiān)測(cè)電路?；谂_(tái)積電的0.18μm CMOS工藝設(shè)計(jì)電遷移失效監(jiān)測(cè)單元電路版圖,并進(jìn)行投片。對(duì)獲得的監(jiān)測(cè)電路以及測(cè)試金屬連線組進(jìn)行電遷移加速壽命實(shí)驗(yàn),獲得相關(guān)參數(shù),對(duì)電路以及電路設(shè)計(jì)方法進(jìn)行了驗(yàn)證。⑹針對(duì)可靠性失效監(jiān)測(cè)系統(tǒng)在應(yīng)用中可能會(huì)占用過(guò)多輸入/輸出(I/O:Input/Output)口的問(wèn)題