PDVQ圖像壓縮芯片仿真驗證及測試.pdf

1、圖像壓縮技術(shù)一直是圖像處理領(lǐng)域的一門關(guān)鍵技術(shù),也一直是研究的熱點.隨著多媒體技術(shù)和網(wǎng)絡(luò)的發(fā)展,人們對于圖像壓縮及實時傳輸?shù)囊笠膊粩嗵岣?基于這一背景,本課題組自行設(shè)計開發(fā)一種實時圖像壓縮處理芯片.該芯片采用PDVQ算法,這是一種由本課題組提出的快速矢量量化算法.使用Verilog HDL編寫相關(guān)的RTL級代碼,按照主流的正向ASIC設(shè)計流程,完成了該PDVQ芯片的設(shè)計.本文主要對該芯片進行RTL前仿真,綜合后門級仿真,版圖寄生參數(shù)提取

2、后的門級仿真以及基于FPGA的硬件測試.經(jīng)過軟件仿真和硬件測試,驗證了芯片功能的正確性. 首先,本論文采用Matlab作為仿真工具.通過行為級仿真,對該設(shè)計電路框架及算法的正確性進行了系統(tǒng)驗證；采用Modelsim通過RTL級仿真,驗證了系統(tǒng)RTL級功能的正確性:通過綜合后反標的時序信息進行了門級仿真,保證了布局布線前的門級網(wǎng)表功能的正確性；通過版圖寄生參數(shù)提取后的門級仿真,驗證了芯片物理實現(xiàn)后,系統(tǒng)功能與時序的正確性.在后仿真

3、中,系統(tǒng)時鐘最高速度為100MHz,滿足了設(shè)計初期對系統(tǒng)工作速度的要求,從而表明了設(shè)計的正確性. 其次,該PDVQ芯片經(jīng)新加坡特許半導(dǎo)體(Charter)采用0.35pm CMOS工藝完成流片. 本論文對該芯片進行了功能測試,采用2套測試方案:基于MCU的測試方案和基于FPGA的測試方案.MCU測試平臺的工作頻率為1MHz,FPGA測試平臺的工作頻率為20MHz.經(jīng)過對測試結(jié)果的分析,最后證明該芯片對子圖像塊的編碼結(jié)果與