VLSI高層測(cè)試生成方法的研究.pdf

1、伴隨著集成電路(簡(jiǎn)稱(chēng)IC)的飛速發(fā)展，大規(guī)模電路設(shè)計(jì)和復(fù)用方法的需要使得設(shè)計(jì)流程迅速轉(zhuǎn)向高層描述，現(xiàn)在大多數(shù)設(shè)計(jì)都在寄存器傳輸級(jí)（簡(jiǎn)稱(chēng)RTL）進(jìn)行；同時(shí),人們對(duì)電子產(chǎn)品可靠性的需求也與日俱增，為了確保數(shù)字系統(tǒng)的正常工作，就必須對(duì)集成電路進(jìn)行充分的測(cè)試；另外，超大規(guī)模集成電路(簡(jiǎn)稱(chēng)VLSI)的設(shè)計(jì)越來(lái)越離不開(kāi)CAD工具，設(shè)計(jì)的需求推動(dòng)了CAD工具的發(fā)展。這些現(xiàn)狀都帶來(lái)了對(duì)傳統(tǒng)門(mén)級(jí)測(cè)試的挑戰(zhàn)，發(fā)展高層測(cè)試迫在眉睫。其中，電路的測(cè)試生成是測(cè)試

2、的核心問(wèn)題之一。 本文在綜述集成電路測(cè)試與設(shè)計(jì)驗(yàn)證的方法與技術(shù)的基礎(chǔ)上，針對(duì)目前已有的高層電路模型普遍存在不能很好的同時(shí)體現(xiàn)描述的可控性、可觀性和時(shí)序信息的問(wèn)題，從目前電路設(shè)計(jì)廣泛采用的寄存器傳輸級(jí)的行為描述中，提取了一種新的電路模型－CRG模型，將電路的Verilog HDL描述源文件語(yǔ)句歸為條件語(yǔ)句和賦值語(yǔ)句，抽象成條件－結(jié)果圖模型。該模型能很好的體現(xiàn)電路的控制關(guān)系和一定的數(shù)據(jù)關(guān)系，并且直接體現(xiàn)了時(shí)序信息。同時(shí)，由于該模型是

3、直接處理源設(shè)計(jì)文件而來(lái)，因此我們?cè)诓涣私怆娐肪唧w的實(shí)現(xiàn)功能的情況下也能進(jìn)行模型提取。然后在此模型基礎(chǔ)上進(jìn)行測(cè)試生成，這是一種基于模擬的、以被測(cè)模塊的可控性和可觀性信息為目標(biāo)的測(cè)試生成算法。在模擬的開(kāi)始階段，不指定任何初始激勵(lì)的值，隨著時(shí)間幀的推進(jìn)，進(jìn)行一系列的模擬之后，將會(huì)得到含有若干X值的測(cè)試序列，采用一定的方法填充后得到最后所需的完整的測(cè)試序列。其生成的測(cè)試序列不僅可以用于電路的設(shè)計(jì)驗(yàn)證，而且可以供芯片的功能測(cè)試之用。 對(duì)部