支持不同約束長(zhǎng)度Viterbi譯碼器的設(shè)計(jì)實(shí)現(xiàn)與重構(gòu).pdf

1、本文將可重構(gòu)技術(shù)應(yīng)用于Viterbi譯碼器設(shè)計(jì)，采用一種新的流水結(jié)構(gòu)設(shè)計(jì)Viterbi譯碼器，易于重構(gòu)，可支持約束長(zhǎng)度為7，8，9三種編碼參數(shù)的卷積解碼。ACS模塊的設(shè)計(jì)采用原位更新計(jì)算方法，并巧妙安排計(jì)算狀態(tài)次序，一次迭代運(yùn)算完成后通過(guò)交換網(wǎng)絡(luò)還原幸存路徑信息的順序，這樣節(jié)省存儲(chǔ)資源。譯碼輸出采用單指針回溯方法，易于提取基核單元和參數(shù)。此外，本文還提出兩種重構(gòu)策略，一種是基于參數(shù)化的重構(gòu)方法，另一種是自適應(yīng)動(dòng)態(tài)重構(gòu)策略。不同約束長(zhǎng)度和

2、編碼矢量的Viterbi譯碼器的硬件結(jié)構(gòu)有很大的相似性，參數(shù)化重構(gòu)策略正好符合這一特性，且重構(gòu)的文件小，易于實(shí)現(xiàn)，重構(gòu)時(shí)間短，可實(shí)現(xiàn)硬件功能的外部接續(xù)。自適應(yīng)動(dòng)態(tài)重構(gòu)策略是根據(jù)自適應(yīng)Viterbi譯碼算法提出的一種重構(gòu)策略，可根據(jù)信道的信噪比自適應(yīng)配置不同參數(shù)的譯碼器，大大減少計(jì)算量?！　”驹O(shè)計(jì)在XilinxFPGA的軟、硬開(kāi)發(fā)平臺(tái)上完成，仿真實(shí)驗(yàn)表明該設(shè)計(jì)可以實(shí)現(xiàn)不同約束長(zhǎng)度的卷積碼譯碼。通過(guò)比較顯示，論文給出的結(jié)構(gòu)具有一定的通用性