FPGA的低功耗設(shè)計技術(shù)研究.pdf

1、FPGA在設(shè)計上的高度靈活性,使其現(xiàn)場可編程性獲得了越來越多的人的青睞。FPGA的集成度越來越高,設(shè)計的功能不斷增多,應(yīng)用日趨復(fù)雜,運行頻率也越來越高,設(shè)計的功耗問題變得越來越突出,成為限制設(shè)計研發(fā)的瓶頸。流水線能提高系統(tǒng)的性能,本文的設(shè)計研究在保持系統(tǒng)性能不降低的情況下,盡量降低設(shè)計系統(tǒng)的功耗。
　　 本文首先在介紹了國內(nèi)外相關(guān)的降低FPGA靜態(tài)功耗和動態(tài)功耗的研究現(xiàn)狀的基礎(chǔ)上,針對多余的信號翻轉(zhuǎn)也就是信號毛刺是產(chǎn)生了多余的動

2、態(tài)功耗主要因為,通過流水線來平衡組合邏輯路徑過濾多余的信號翻轉(zhuǎn)。使用了總線編碼,總線翻轉(zhuǎn)和邏輯片緊湊等方法減少輸入端口數(shù)量,并對邏輯進行優(yōu)化減少使用的資源數(shù)目和設(shè)計的邏輯層次。提出了基本流水線和帶使能流水線的數(shù)學(xué)模型,設(shè)計了基于0-1背包問題的在組合邏輯路徑中加入同步時序元件形成組合邏輯段的算法。最后闡明了測試樣例電路的選取原則和測試激勵信號的產(chǎn)生規(guī)則與意義,使用三種不同類型的翻轉(zhuǎn)率信號對設(shè)計進行驗證,并讓設(shè)計使用DSP進行實現(xiàn)和不使用