低功耗SoC設(shè)計關(guān)鍵技術(shù)研究.pdf

1、隨著集成電路工藝的發(fā)展及便攜設(shè)備的廣泛應(yīng)用,功耗正在成為芯片設(shè)計中繼面積和速度以后的重要指標。隨著芯片規(guī)模的增大和功能的復(fù)雜化,集成電路設(shè)計技術(shù)由基于晶體管、邏輯單元設(shè)計步入到基于IP核的SoC設(shè)計時代,由此產(chǎn)生的新的層次化設(shè)計方法給功耗優(yōu)化帶來了新的挑戰(zhàn)。圍繞低功耗SoC設(shè)計中的關(guān)鍵技術(shù),本文從物理級多電壓SoC布圖規(guī)劃、寄存器傳輸級(Register Transfer Level, RTL)的有限狀態(tài)機狀態(tài)分配和電路級的新型CMOS

2、混合電路分別開展研究,提出了有效的低功耗設(shè)計優(yōu)化算法,并采用基準測試電路驗證了算法的性能。論文的研究內(nèi)容主要包含以下幾個部分:
　　1.針對多電壓SoC設(shè)計中的布圖規(guī)劃,提出了一種有效的算法來進行功耗優(yōu)化和求解速度的加速。通過松弛電壓島的矩形形狀約束,構(gòu)建非矩形電壓島進一步優(yōu)化功耗。采用非隨機算法完成解空間的搜索加速求解速度,并通過對可能形成一個電壓島的模塊建立超圖并分割,加快電壓島生成速度。實驗結(jié)果表明提出的算法在功耗、線長、空

3、白面積和CPU時間上均有優(yōu)勢。
　　2.針對多電壓SoC設(shè)計中P/G供電網(wǎng)絡(luò)的電壓降問題,提出了一個基于彈簧模型的電壓降感知電源引腳快速分配算法。通過探究影響電壓降的關(guān)鍵參數(shù),在布圖迭代中考慮電源引腳的分配,進一步實現(xiàn)電壓降驅(qū)動的電源引腳與布圖規(guī)劃的協(xié)同綜合。不同于傳統(tǒng)的矩陣反轉(zhuǎn)計算得到P/G網(wǎng)絡(luò)的節(jié)點電壓降,采用模塊到電源引腳的加權(quán)距離作為優(yōu)化參數(shù)引導(dǎo)布圖產(chǎn)生較低的電壓降。然后,采用增量式方法優(yōu)化電壓島的P/G網(wǎng)絡(luò)拓撲結(jié)構(gòu),從而

4、實現(xiàn)P/G網(wǎng)絡(luò)的布線面積優(yōu)化。實驗結(jié)果表明提出的算法可有效改善P/G網(wǎng)絡(luò)性能,優(yōu)化了模塊和電源引腳的放置。
　　3.針對多電壓SoC布圖規(guī)劃中的電平移位器布局問題,提出了時序約束下的多電壓SoC設(shè)計流程。在時序和物理約束下同時考慮電壓分配、電平移位器布局、電壓島生成等步驟。提出了在網(wǎng)表級插入虛擬電平移位器的方法來保留較多的空白面積,以便于電平移位器布局。與之前的工作不考慮物理信息對電壓分配的影響不同,為使時序和物理約束同時得到滿足

5、,考慮了物理信息的反饋,通過建立內(nèi)循環(huán)使得電壓分配和電平移位器布局交互進行滿足直到所有的約束。
　　4.針對IP核模塊中的時序電路,提出了基于拉格朗日松弛技術(shù)的峰值電流與開關(guān)活動性協(xié)同優(yōu)化算法。通過遺傳算法進行解空間的搜索,并在每次迭代中采用次梯度優(yōu)化算法進行拉格朗日乘子的更新。采用啟發(fā)式算法確定峰值電流的上界,并返回最優(yōu)解。通過對IWLS’93和ITC’99的測試電路結(jié)果比較,提出的算法較先前的算法可優(yōu)化峰值電流分別達到45.2

6、7％和25.13%；優(yōu)化開關(guān)活動性達6.31%。與確定性方法相比,提出的算法可在較短的CPU時間內(nèi)得到相同峰值電流。
　　5.針對新型CMOS混合電路,研究了SoC實現(xiàn)的關(guān)鍵步驟,單元映射算法。通過將映射問題進行拉格朗日松弛,采用包含二維塊交叉算子、變異算子和自學(xué)習(xí)算子的進化算法作為解空間的搜索引擎完成求解。實驗結(jié)果顯示其可增大電路的求解規(guī)模,且在面積、時延和CPU時間上均有較大優(yōu)勢；針對高扇出邏輯門難于映射,提出了基于邏輯復(fù)制和